| 摘要 | 第3-5页 |
| abstract | 第5-6页 |
| 第一章 引言 | 第12-22页 |
| 1.1 集成电路隔离制程介绍 | 第12-14页 |
| 1.1.1 LOCOS工艺 | 第13页 |
| 1.1.2 STI工艺 | 第13-14页 |
| 1.2 STI氧化物填充工艺介绍 | 第14-19页 |
| 1.2.1 高密度等离子体化学气相沉积 | 第15-17页 |
| 1.2.2 高深宽比工艺 | 第17-18页 |
| 1.2.3 沉积-蚀刻-沉积模式高密度等离子体化学气相沉积 | 第18-19页 |
| 1.3 CIS产品的STI沟槽填充方式 | 第19-20页 |
| 1.4 HDPCVD填充工艺的挑战 | 第20-21页 |
| 1.5 本文的研究内容及方向 | 第21-22页 |
| 第二章 VOID缺陷的检测 | 第22-32页 |
| 2.1 待扫描晶圆的预处理 | 第23-24页 |
| 2.2 缺陷检测设备及原理介绍 | 第24-27页 |
| 2.2.1 缺陷检测分类 | 第24页 |
| 2.2.2 缺陷检测及目检机台 | 第24-25页 |
| 2.2.3 缺陷检测的原理 | 第25-26页 |
| 2.2.4 扫描对比方式 | 第26-27页 |
| 2.3 void缺陷晶圆的制备及预处理 | 第27页 |
| 2.4 缺陷检测程式参数设定 | 第27-30页 |
| 2.5 本章小结 | 第30-32页 |
| 第三章 HDPCVD工艺优化 | 第32-39页 |
| 3.1 HDPCVD工艺优化方向 | 第32-38页 |
| 3.1.1沉积-蚀刻的循环次数实验 | 第32-34页 |
| 3.1.2沉积和蚀刻量的实验 | 第34-36页 |
| 3.1.3反应腔清洁频度的实验 | 第36-38页 |
| 3.2 HDPCVD整体优化方案 | 第38页 |
| 3.3 本章小结 | 第38-39页 |
| 第四章 有源区光刻及蚀刻工艺优化 | 第39-48页 |
| 4.1 AA光刻工艺优化 | 第39-42页 |
| 4.1.1 光刻胶线宽优化 | 第39-41页 |
| 4.1.2 晶圆边缘优化 | 第41-42页 |
| 4.2 干法蚀刻工艺优化 | 第42-47页 |
| 4.2.1 有源区沟槽深度优化 | 第42-44页 |
| 4.2.2 有源区沟槽侧壁倾斜度优化 | 第44-45页 |
| 4.2.3有源区侧壁双重倾斜沟槽实验 | 第45-47页 |
| 4.2.4 干法蚀刻优化方案 | 第47页 |
| 4.3 本章小结 | 第47-48页 |
| 第五章 工艺优化后电性与良率测试 | 第48-52页 |
| 5.1 电性测试评估 | 第48-50页 |
| 5.2 SRAM良率反馈 | 第50-51页 |
| 5.3 本章小结 | 第51-52页 |
| 第六章 总结与展望 | 第52-53页 |
| 参考文献 | 第53-56页 |
| 致谢 | 第56-57页 |
| 攻读硕士学位期间已发表或录用的论文 | 第57-59页 |