摘要 | 第2-4页 |
Abstract | 第4-5页 |
第1章 绪论 | 第9-16页 |
1.1 课题的背景与技术发展趋势 | 第9-10页 |
1.1.1 后摩尔定律时代的数字芯片技术背景 | 第9-10页 |
1.1.2 新的发展趋势——异构系统 | 第10页 |
1.2 多核异构计算研究与发展现状 | 第10-14页 |
1.2.1 基于GPGPU的异构计算研究现状 | 第11-12页 |
1.2.2 基于FPGA的异构计算研究现状 | 第12-14页 |
1.3 研究创新点和论文结构 | 第14-16页 |
第2章 可重构技术与Open CL异构计算相结合的系统优势概述 | 第16-26页 |
2.1 FPGA结构及可重构技术原理概述 | 第16-18页 |
2.1.1 FPGA器件的内部结构 | 第16-17页 |
2.1.2 FPGA可重构原理 | 第17-18页 |
2.2 Open CL概述 | 第18-22页 |
2.2.1 平台模型 | 第19页 |
2.2.2 执行模型 | 第19-20页 |
2.2.3 内存模型 | 第20-21页 |
2.2.4 编程模型 | 第21-22页 |
2.3 现有多核计算系统的优劣及HROC-MPSOC方案的提出 | 第22-26页 |
2.3.1 现有多核编程模型存在的问题 | 第22-23页 |
2.3.2 Open CL在多核异构计算中的优势 | 第23页 |
2.3.3 FPGA的计算加速原理与性能及能效优势 | 第23-24页 |
2.3.4 Open CL与FPGA的优势互补与HROC-MPSOC方案的提出 | 第24-26页 |
第3章 HROC-MPSOC系统硬件架构总体设计 | 第26-36页 |
3.1 Open CL抽象模型的硬件架构实现方案 | 第26-28页 |
3.2 主机设计与全局内存设计 | 第28-29页 |
3.2.1 主机设计 | 第28-29页 |
3.2.2 全局内存的设计 | 第29页 |
3.3 全局总线的设计 | 第29-33页 |
3.3.1 AXI4总线概述 | 第29-32页 |
3.3.2 基于Microblaze与AXI4总线的主机与全局总线设计 | 第32-33页 |
3.4 计算单元与处理元素核心的设计简述 | 第33页 |
3.5 计算单元与互联总线的设计 | 第33-34页 |
3.6 HROC-MPSOC系统硬件架构设计小结 | 第34-36页 |
第4章 HROC-MPSOC计算单元的设计与实现 | 第36-62页 |
4.1 计算单元内部结构的设计 | 第36-37页 |
4.2 主机与计算单元的通信 | 第37-45页 |
4.2.1 Wishbone总线协议在本设计中的自定义 | 第37-39页 |
4.2.2 AXI4总线到Wishbone总线的桥接架构设计 | 第39页 |
4.2.3 地址生成与控制 | 第39-40页 |
4.2.4 写操作转换状态机设计 | 第40-41页 |
4.2.5 读操作转换状态机设计 | 第41-42页 |
4.2.6 AXI4总线到Wishbone总线的桥接实现与仿真验证 | 第42-45页 |
4.3 处理元素的设计 | 第45-53页 |
4.3.1 Open Risc1200处理器结构及接口简介 | 第45-46页 |
4.3.2 处理元素存储器设计 | 第46-47页 |
4.3.3 存储器实现与仿真 | 第47-49页 |
4.3.4 处理元素的启动与控制 | 第49-51页 |
4.3.5 控制模块实现与仿真 | 第51页 |
4.3.6 Open Risc1200仿真 | 第51-53页 |
4.4 计算单元内部内部片上互联设计 | 第53-61页 |
4.4.1 Wishbone互联方式 | 第53-55页 |
4.4.2 计算单元内部Wishbone交叉互联设计 | 第55-56页 |
4.4.3 计算单元内部片上互联仿真验证 | 第56-61页 |
4.5 计算单元总体的框架及实现 | 第61页 |
4.6 小结 | 第61-62页 |
第5章 HROC-MPSOC的系统实现与实验分析 | 第62-71页 |
5.1 实现工具及平台简介 | 第62页 |
5.2 计算单元在EDK工具中的实现 | 第62-64页 |
5.3 Floorplanning布局与资源使用率 | 第64-65页 |
5.4 工作流程 | 第65-66页 |
5.5 测试案例实验与分析 | 第66-70页 |
5.6 小结 | 第70-71页 |
第6章 结论与展望 | 第71-74页 |
6.1 结论 | 第71-72页 |
6.2 展望 | 第72-74页 |
参考文献 | 第74-77页 |