数字频率合成技术在信号源中的应用研究
| 摘要 | 第1-5页 |
| Abstract | 第5-10页 |
| 1 绪论 | 第10-15页 |
| ·数字频率合成系统概述 | 第10-14页 |
| ·数字频率合成系统背景 | 第10-11页 |
| ·研究目的、理论意义和实际应用价值 | 第11页 |
| ·国内外研究现状、发展动态 | 第11-14页 |
| ·本章小结 | 第14-15页 |
| 2 系统设计 | 第15-26页 |
| ·本系统任务描述 | 第15-16页 |
| ·主要研究内容 | 第15-16页 |
| ·拟解决的关键技术 | 第16页 |
| ·数字频率合成系统硬件平台设计 | 第16-26页 |
| ·数字信号处理的器件选型 | 第16-19页 |
| ·硬件系统整体架构 | 第19-20页 |
| ·各模块硬件原理图说明 | 第20-26页 |
| 3 FPGA 嵌入式硬件设计 | 第26-57页 |
| ·FPGA 原理及 VHDL 程序设计简介 | 第26-27页 |
| ·FPGA 的设计流程 | 第27-31页 |
| ·设计输入 | 第27-30页 |
| ·功能仿真 | 第30页 |
| ·设计过程处理 | 第30-31页 |
| ·时序仿真 | 第31页 |
| ·FPGA 功能描述 | 第31-32页 |
| ·各个子模块的功能 | 第32-41页 |
| ·时钟管理模块（PLL） | 第33页 |
| ·FPGA 中的 PLL 的主要功能 | 第33-35页 |
| ·本设计的 PLL 注意环节 | 第35-36页 |
| ·数据缓冲模块（FIFO） | 第36-38页 |
| ·高速数据接收模块 | 第38-39页 |
| ·高速数据控制模块 | 第39-41页 |
| ·数据处理流程 | 第41-45页 |
| ·并串转换模块的设计 | 第45-46页 |
| ·时钟分频设计 | 第46-47页 |
| ·DA 芯片配置模块 | 第47页 |
| ·模块设计总结 | 第47-48页 |
| ·静态时序分析过程 | 第48-57页 |
| ·固定参数的概念 | 第49-50页 |
| ·非固定参数的概念 | 第50-54页 |
| ·最终所关心的参数 | 第54-57页 |
| 4 高速 PCB 设计 | 第57-61页 |
| ·EDA 工具选择 | 第57页 |
| ·多对高速差分电路设计 | 第57-58页 |
| ·差分对设计 | 第57-58页 |
| ·多差分对等长设计 | 第58页 |
| ·高速时钟差分线设计 | 第58-59页 |
| ·电路仿真 | 第59-61页 |
| 5 软件平台设计 | 第61-66页 |
| ·软件设计架构 | 第61-62页 |
| ·算法原理 | 第62-63页 |
| ·软件系统仿真 | 第63-64页 |
| ·主要技术参数 | 第64-66页 |
| 6 结论 | 第66-70页 |
| ·结果及分析 | 第66-67页 |
| ·讨论 | 第67-68页 |
| ·主要研究结论 | 第68-69页 |
| ·本文展望 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 附录 A 硬件电路 3D 图 | 第73-74页 |
| 附录 B 输出效果图 | 第74-75页 |
| 附录 C 硬件描述语言部分展示 | 第75-77页 |
| 附录 D 软件设计部分代码展示 | 第77-80页 |
| 攻读硕士学位期间发表的论文 | 第80-81页 |
| 致谢 | 第81-82页 |
