| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·引言 | 第7-8页 |
| ·课题研究背景及意义 | 第8-9页 |
| ·Turbo 码国内外研究现状 | 第9-11页 |
| ·本文的内容及结构安排 | 第11-13页 |
| 第二章 Turbo 码编译码基本原理及 FPGA 开发技术 | 第13-21页 |
| ·Turbo 码编译码基本原理 | 第13-16页 |
| ·Turbo 码编码基本原理 | 第13-15页 |
| ·Turbo 码译码基本原理 | 第15-16页 |
| ·FPGA 开发技术 | 第16-19页 |
| ·现场可编程门阵列 FPGA | 第16-17页 |
| ·FPGA 开发流程 | 第17-19页 |
| ·Verilog 硬件描述语言 | 第19页 |
| ·本章小结 | 第19-21页 |
| 第三章 Turbo 码 SISO 译码算法及并行译码算法研究 | 第21-31页 |
| ·SISO 译码算法 | 第21-25页 |
| ·MAP 算法 | 第21-23页 |
| ·Log-MAP 算法 | 第23页 |
| ·MAX-Log-MAP 算法 | 第23-24页 |
| ·SOVA 算法 | 第24页 |
| ·各种 SISO 译码算法性能比较 | 第24-25页 |
| ·Turbo 码并行译码算法 | 第25-30页 |
| ·分块并行译码算法概述 | 第26-27页 |
| ·混合分块并行译码算法 | 第27-28页 |
| ·并行无冲突交织器 | 第28-30页 |
| ·本章小结 | 第30-31页 |
| 第四章 混合分块并行译码算法的改进及 matlab 仿真 | 第31-39页 |
| ·混合分块并行译码算法的改进 | 第31-34页 |
| ·改进思路 | 第31-32页 |
| ·混合分块并行译码算法改进 | 第32-34页 |
| ·改进算法性能分析及 matlab 仿真 | 第34-38页 |
| ·实时性 | 第34-35页 |
| ·误码率性能 | 第35-38页 |
| ·本章小结 | 第38-39页 |
| 第五章 Turbo 码编译码器的 FPGA 实现 | 第39-59页 |
| ·编码器的 FPGA 实现 | 第39-45页 |
| ·交织 | 第39-43页 |
| ·分量编码器 | 第43-44页 |
| ·删余复用 | 第44页 |
| ·编码器整体设计 | 第44-45页 |
| ·译码器的 FPGA 实现 | 第45-56页 |
| ·数据量化 | 第46页 |
| ·SISO 子译码器的 FPGA 实现 | 第46-51页 |
| ·输入缓存设计 | 第51-52页 |
| ·并行交织与解交织网络 | 第52-54页 |
| ·译码器整体结构设计 | 第54-56页 |
| ·译码器性能仿真 | 第56-57页 |
| ·本章小结 | 第57-59页 |
| 第六章 总结与展望 | 第59-61页 |
| ·总结 | 第59页 |
| ·展望 | 第59-61页 |
| 致谢 | 第61-63页 |
| 参考文献 | 第63-66页 |
