基于SoPC架构的芯片设计与物理实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 课题背景 | 第11-12页 |
| 1.2 国内外发展现状 | 第12-14页 |
| 1.3 研究意义 | 第14页 |
| 1.4 主要工作和文章结构 | 第14-16页 |
| 第二章 芯片整体设计 | 第16-19页 |
| 2.1 芯片整体设计 | 第16-17页 |
| 2.2 芯片所实现的功能 | 第17-18页 |
| 2.3 本章小结 | 第18-19页 |
| 第三章 芯片各模块设计及仿真 | 第19-38页 |
| 3.1 时钟模块 | 第19-21页 |
| 3.2 CPU模块 | 第21-24页 |
| 3.3 总线模块 | 第24-27页 |
| 3.4 SDRAM控制器模块 | 第27-29页 |
| 3.5 SPI Flash控制器模块 | 第29-30页 |
| 3.6 GMAC模块 | 第30-32页 |
| 3.7 DMA模块 | 第32-35页 |
| 3.8 UART模块 | 第35-36页 |
| 3.9 中断控制器模块 | 第36-37页 |
| 3.10 本章小结 | 第37-38页 |
| 第四章 芯片综合及后端设计 | 第38-63页 |
| 4.1 SoC逻辑综合方法 | 第38-45页 |
| 4.1.1 对应门级网表映射 | 第38-39页 |
| 4.1.2 静态时序分析基本方法 | 第39-42页 |
| 4.1.3 组合逻辑延时的优化 | 第42-45页 |
| 4.2 SoC逻辑综合平台及过程 | 第45-48页 |
| 4.2.1 综合平台的选择与搭建 | 第45页 |
| 4.2.2 综合约束 | 第45-46页 |
| 4.2.3 综合过程及时序 | 第46-48页 |
| 4.3 芯片后端设计方法 | 第48-50页 |
| 4.3.1 后端半定制设计方法 | 第48页 |
| 4.3.2 后端半定制设计流程 | 第48-50页 |
| 4.4 芯片后端设计平台及过程 | 第50-62页 |
| 4.4.1 后端设计工具简介 | 第50-51页 |
| 4.4.2 后端设计准备 | 第51-53页 |
| 4.4.3 布局规划 | 第53-54页 |
| 4.4.4 电源规划 | 第54-56页 |
| 4.4.5 时钟树综合 | 第56-58页 |
| 4.4.6 布线 | 第58-61页 |
| 4.4.7 完善芯片可制造性 | 第61-62页 |
| 4.5 芯片版图设计结果 | 第62页 |
| 4.6 本章小结 | 第62-63页 |
| 第五章 芯片测试平台设计 | 第63-71页 |
| 5.1 电源模块 | 第64页 |
| 5.2 VGA模块 | 第64-66页 |
| 5.3 SPI Flash模块 | 第66-67页 |
| 5.4 MAC模块 | 第67-69页 |
| 5.5 USB_UART模块 | 第69-71页 |
| 第六章 测试结果与分析 | 第71-75页 |
| 6.1 性能指标测试 | 第71页 |
| 6.2 功能测试 | 第71-74页 |
| 6.2.1 CPU和EJTAG模块验证 | 第71-72页 |
| 6.2.2 UART和SPI Flash功能验证 | 第72页 |
| 6.2.3 内存和缓存模块验证 | 第72-73页 |
| 6.2.4 系统总线互联验证 | 第73-74页 |
| 6.2.5 MAC模块验证 | 第74页 |
| 6.3 测试结论 | 第74-75页 |
| 第七章 总结 | 第75-76页 |
| 7.1 工作总结 | 第75页 |
| 7.2 创新点分析 | 第75页 |
| 7.3 不足与展望 | 第75-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 攻硕期间取得的研究成果 | 第79-80页 |
