| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 引言 | 第9-15页 |
| 1.1 课题研究与背景 | 第9-11页 |
| 1.2 Keystone架构多核DSP | 第11-13页 |
| 1.3 论文的主要工作 | 第13-15页 |
| 第2章 基带处理板整体架构 | 第15-21页 |
| 2.1 基带处理板架构 | 第15-16页 |
| 2.2 基带处理板应用需求 | 第16-17页 |
| 2.3 多核DSP系统 | 第17-20页 |
| 2.3.1 多核DSP芯片选型 | 第18-19页 |
| 2.3.2 TMS320C6670多核DSP系统 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第3章 多核DSP系统硬件电路设计 | 第21-37页 |
| 3.1 电源电路 | 第21-27页 |
| 3.1.1 电源电压需求 | 第21页 |
| 3.1.2 CVDD与VCC1V0电源 | 第21-24页 |
| 3.1.3 VCC3V3_AUX与VCC1V5电压 | 第24-26页 |
| 3.1.4 VCC1V8电源电路 | 第26-27页 |
| 3.2 时钟电路 | 第27-29页 |
| 3.2.1 TMS320C6670时钟需求 | 第27-29页 |
| 3.2.2 外部时钟电路 | 第29页 |
| 3.3 片外存储器电路 | 第29-32页 |
| 3.3.1 DDR3电路 | 第30-31页 |
| 3.3.2 EEPROM电路 | 第31-32页 |
| 3.3.3 Flash电路 | 第32页 |
| 3.4 Serial RapidIO接口电路 | 第32-33页 |
| 3.5 千兆以太网SGMMII接口 | 第33-35页 |
| 3.6 JTAG和串口电路 | 第35-36页 |
| 3.6.1 JTAG接口 | 第35页 |
| 3.6.2 UART接口 | 第35-36页 |
| 3.7 本章小结 | 第36-37页 |
| 第4章 多核DSP系统软件设计 | 第37-63页 |
| 4.1 CCS开发环境与集成开发套件 | 第37-38页 |
| 4.2 Serial RapidIO接口驱动 | 第38-41页 |
| 4.2.1 Serial RapidIO协议 | 第38页 |
| 4.2.2 多核DSP SRIO接口 | 第38-39页 |
| 4.2.3 SRIO驱动设计流程 | 第39-41页 |
| 4.3 多核以太网驱动 | 第41-49页 |
| 4.3.1 网络协处理器和多核导航器 | 第42-46页 |
| 4.3.2 以太网包传输过程研究与驱动设计流程 | 第46-49页 |
| 4.4 多核Boot启动 | 第49-55页 |
| 4.4.1 多核Boot软件流程 | 第49-51页 |
| 4.4.2 Boot Image文件的生成 | 第51-55页 |
| 4.5 低功耗的实现 | 第55-60页 |
| 4.5.1 PSC实现低功耗 | 第55-56页 |
| 4.5.2 核掉电控制降低功耗 | 第56-57页 |
| 4.5.3 Bootloader下的低功耗 | 第57-60页 |
| 4.6 SYS/BIOS实时操作系统 | 第60-62页 |
| 4.7 本章小结 | 第62-63页 |
| 第5章 测试与验证 | 第63-79页 |
| 5.1 电源与时钟测试 | 第63-65页 |
| 5.1.1 电源部分 | 第63-64页 |
| 5.1.2 时钟部分 | 第64-65页 |
| 5.2 SRIO链路测试 | 第65-69页 |
| 5.2.1 测试方案 | 第65-66页 |
| 5.2.2 测试结果与分析 | 第66-69页 |
| 5.3 以太网链路测试 | 第69-74页 |
| 5.3.1 测试方案 | 第69-71页 |
| 5.3.2 测试结果与分析 | 第71-74页 |
| 5.4 低功耗测试 | 第74-78页 |
| 5.4.1 PSC实现方式 | 第74-76页 |
| 5.4.2 核掉电方式 | 第76-78页 |
| 5.5 本章小结 | 第78-79页 |
| 结束语 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-82页 |
| 附录 | 第82页 |