摘要 | 第4-6页 |
ABSTRACT | 第6-7页 |
目录 | 第8-11页 |
第一章 绪论 | 第11-17页 |
1.1. 研究背景及选题意义 | 第11-12页 |
1.2. GPGPU的发展 | 第12-13页 |
1.3. 纠错编码与LDPC码的研究发展 | 第13-15页 |
1.3.1. 可靠的数字通信系统 | 第13-14页 |
1.3.2. LDPC码的发展 | 第14-15页 |
1.4. 主要研究内容 | 第15页 |
1.5. 本文组织结构 | 第15-17页 |
第二章 GPU架构与CUDA平台 | 第17-29页 |
2.1. 图形处理器GPU | 第17-24页 |
2.1.1. CPU与GPU的架构对比 | 第17-19页 |
2.1.2. SM的内部结构 | 第19-20页 |
2.1.3. 时钟频率与理论性能的计算 | 第20-21页 |
2.1.4. GPU计算能力 | 第21-24页 |
2.2. CUDA编程基础 | 第24-26页 |
2.2.1. 主机与设备的区分 | 第24页 |
2.2.2. 线程的层次划分 | 第24-25页 |
2.2.3. 存储器模型 | 第25-26页 |
2.3. CUDA通信机制 | 第26-28页 |
2.3.1. 线程同步 | 第26-27页 |
2.3.2. 存储器栅栏 | 第27页 |
2.3.3. CPU与GPU线程同步 | 第27页 |
2.3.4. ATOM原子操作 | 第27-28页 |
2.4. 小结 | 第28-29页 |
第三章 TDMP算法中高速SISO单元设计 | 第29-43页 |
3.1. LDPC码译码算法 | 第29-33页 |
3.1.1. 硬判决算法 | 第29-30页 |
3.1.2. BP算法 | 第30-32页 |
3.1.3. TDMP译码算法 | 第32-33页 |
3.2. SISO算法优化 | 第33-37页 |
3.2.1. Sum-Product算法 | 第34页 |
3.2.2. NMS与OMS算法 | 第34-35页 |
3.2.3. MS算法新的优化方案 | 第35-37页 |
3.3. SISO算法实现 | 第37-39页 |
3.3.1. SISO算法编程优化 | 第37-39页 |
3.3.2. SISO算法方案选取 | 第39页 |
3.4. SISO算法仿真 | 第39-41页 |
3.4.1. 误比特率曲线 | 第39-40页 |
3.4.2. 平均迭代次数 | 第40-41页 |
3.5. 小结 | 第41-43页 |
第四章 基于CUDA平台的LDPC译码器的设计 | 第43-67页 |
4.1. IEEE 802.11n标准中的LDPC码 | 第43-48页 |
4.1.1. 结构化校验矩阵 | 第43-45页 |
4.1.2. LDPC码校验矩阵 | 第45-47页 |
4.1.3. 译码仿真结果 | 第47-48页 |
4.2. CUDA优化策略 | 第48-51页 |
4.2.1. 任务划分与维度设计 | 第49-50页 |
4.2.2. 存储器访问优化 | 第50页 |
4.2.3. 指令流优化 | 第50-51页 |
4.3. 译码器总体设计 | 第51-54页 |
4.3.1. 译码器的初始化工作 | 第51-52页 |
4.3.2. 码字与线程架构的映射 | 第52-53页 |
4.3.3. 存储器架构的映射 | 第53-54页 |
4.4. 译码器细节设计 | 第54-59页 |
4.4.1. 后验信息的初始化 | 第54-55页 |
4.4.2. 外信息的存储优化 | 第55-56页 |
4.4.3. 校验矩阵的解压缩 | 第56-57页 |
4.4.4. 提前迭代终止的并行实现 | 第57页 |
4.4.5. 束占用率的提升方案 | 第57-59页 |
4.5. 仿真平台与数据参数 | 第59页 |
4.6. 译码仿真结果 | 第59-64页 |
4.6.1. CPU与GPU性能对比 | 第59-60页 |
4.6.2. 束占用率优化结果 | 第60-61页 |
4.6.3. SISO单元与数据拷贝优化结果 | 第61-62页 |
4.6.4. 误比特率曲线 | 第62-63页 |
4.6.5. 译码器吞吐量 | 第63-64页 |
4.7. 小结 | 第64-67页 |
第五章 总结 | 第67-69页 |
5.1. 论文总结 | 第67页 |
5.2. 未来展望 | 第67-69页 |
参考文献 | 第69-73页 |
致谢 | 第73-75页 |
攻读学位期间发表的学术论文目录 | 第75页 |