基于ZYNQ的AES算法的高性能实现
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 引言 | 第10-15页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 相关技术的发展历史与研究现状 | 第11-12页 |
| 1.2.1 数据加密标准DES | 第11-12页 |
| 1.2.2 高级加密标准AES | 第12页 |
| 1.3 AES算法的研究现状 | 第12-14页 |
| 1.4 论文主要内容和章节安排 | 第14-15页 |
| 2 AES算法介绍 | 第15-27页 |
| 2.1 基本特点 | 第15-16页 |
| 2.2 算法子模块 | 第16-22页 |
| 2.2.1 有限域上的计算 | 第17-18页 |
| 2.2.2 字节替换与逆字节替换 | 第18-20页 |
| 2.2.3 行位移与逆行位移 | 第20页 |
| 2.2.4 列混淆与逆列混淆 | 第20-21页 |
| 2.2.5 轮密钥加 | 第21-22页 |
| 2.3 AES加解密流程 | 第22-25页 |
| 2.4 密钥扩展 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 3 设计平台介绍 | 第27-34页 |
| 3.1 ZYNQ介绍 | 第27-32页 |
| 3.1.1 SoC发展 | 第27-28页 |
| 3.1.2 ZYNQ内部架构 | 第28-30页 |
| 3.1.3 ZYNQ片内总线 | 第30-32页 |
| 3.2 ZedBoard介绍 | 第32-33页 |
| 3.3 本章小结 | 第33-34页 |
| 4 AES算法的ZYNQ实现 | 第34-50页 |
| 4.1 AES算法IP接口定义 | 第35-39页 |
| 4.1.1 AXI-Stream接口 | 第35-37页 |
| 4.1.2 AES算法IP接口信号 | 第37-39页 |
| 4.2 AES算法IP总体结构 | 第39-41页 |
| 4.2.1 IF接口模块 | 第40页 |
| 4.2.2 控制单元模块 | 第40页 |
| 4.2.3 加密模块 | 第40-41页 |
| 4.2.4 解密模块 | 第41页 |
| 4.2.5 密钥扩展模块 | 第41页 |
| 4.3 AES算法的流水线结构 | 第41-44页 |
| 4.4 系统子模块设计 | 第44-49页 |
| 4.4.1 字节替换与逆字节替换的设计 | 第45-46页 |
| 4.4.2 列混淆与逆列混淆的设计 | 第46-49页 |
| 4.4.3 密钥扩展的设计 | 第49页 |
| 4.5 本章小结 | 第49-50页 |
| 5 AES算法IP的验证和性能分析 | 第50-61页 |
| 5.1 子模块的仿真验证 | 第50-55页 |
| 5.1.1 加密模块仿真 | 第50-51页 |
| 5.1.2 解密模块仿真 | 第51-53页 |
| 5.1.3 密钥扩展模块仿真 | 第53-54页 |
| 5.1.4 AES算法模块仿真 | 第54-55页 |
| 5.2 AES算法IP的验证 | 第55-59页 |
| 5.2.1 仿真验证 | 第55-56页 |
| 5.2.2 开发平台在线验证 | 第56-59页 |
| 5.3 AES算法IP的性能分析 | 第59-60页 |
| 5.4 本章小结 | 第60-61页 |
| 6 总结和展望 | 第61-63页 |
| 6.1 总结 | 第61页 |
| 6.2 展望 | 第61-63页 |
| 参考文献 | 第63-66页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第66-68页 |
| 学位论文数据集 | 第68页 |
