基于深亚微米工艺的IP设计技术研究
| 第一章 前言 | 第1-24页 |
| ·集成电路技术的发展 | 第15-16页 |
| ·现代EDA技术发展及特点 | 第16-17页 |
| ·现代设计方法学 | 第17-20页 |
| ·时序驱动的设计方法 | 第18页 |
| ·基于模块的设计方法 | 第18-19页 |
| ·基于平台的设计方法 | 第19-20页 |
| ·论文意义 | 第20-21页 |
| ·论文工作 | 第21-24页 |
| 第二章 08C01软核的设计流程选择 | 第24-35页 |
| ·IP核的标准化设计 | 第24-29页 |
| ·IP的基本概念 | 第24-25页 |
| ·基于IP重用的SOC设计方法 | 第25-26页 |
| ·VSIA标准 | 第26-29页 |
| ·可交付项概述 | 第27-29页 |
| ·设计规范 | 第29页 |
| ·深亚微米设计技术 | 第29-32页 |
| ·时序问题对设计流程的影响 | 第29-30页 |
| ·静态验证方法 | 第30页 |
| ·信号完整性问题 | 第30-31页 |
| ·时序驱动的设计流程 | 第31-32页 |
| ·08C01软核的设计流程 | 第32-35页 |
| ·08C01软核的设计工作 | 第33-34页 |
| ·08C01软核的验证工作 | 第34-35页 |
| 第三章 08C01软核的设计 | 第35-67页 |
| ·08C01软核的系统级设计简介 | 第35-36页 |
| ·08C01软核的RTL级代码标准化 | 第36-43页 |
| ·可综合代码标准 | 第37-41页 |
| ·模块划分准则 | 第37页 |
| ·触发器的避免 | 第37-39页 |
| ·锁存器的避免 | 第39-41页 |
| ·RTL级仿真和门级仿真的匹配 | 第41页 |
| ·命名规则及代码风格 | 第41-43页 |
| ·08C01软核的逻辑综合 | 第43-51页 |
| ·综合环境设置 | 第44-46页 |
| ·设计约束设置 | 第46-49页 |
| ·时钟设置 | 第49-50页 |
| ·编译策略 | 第50-51页 |
| ·08C01软核的自动布局布线 | 第51-67页 |
| ·数据准备 | 第53-55页 |
| ·布局规划 | 第55-57页 |
| ·布局 | 第57-59页 |
| ·时钟树插入 | 第59-61页 |
| ·时钟树的结构 | 第59-60页 |
| ·时序驱动的时钟树插入流程 | 第60-61页 |
| ·时钟树插入的设计规则 | 第61页 |
| ·优化布局 | 第61-62页 |
| ·布线 | 第62-65页 |
| ·反标 | 第65-67页 |
| 第四章 08C01软核的验证 | 第67-89页 |
| ·功能验证 | 第67-76页 |
| ·RTL级仿真 | 第67-71页 |
| ·测试平台及测试计划 | 第68页 |
| ·08C01软核的测试平台与测试计划 | 第68-71页 |
| ·门级仿真 | 第71-73页 |
| ·形式化验证技术 | 第73-76页 |
| ·渐进式的验证流程 | 第74-75页 |
| ·层次式设计和扁平式设计 | 第75-76页 |
| ·时序验证 | 第76-85页 |
| ·静态时序分析工作原理 | 第77-80页 |
| ·时序路径 | 第77-78页 |
| ·延迟计算 | 第78页 |
| ·约束检查 | 第78-80页 |
| ·时序异常 | 第80页 |
| ·08C01软核的静态时序分析 | 第80-85页 |
| ·数据准备 | 第80-81页 |
| ·分析环境设置 | 第81-82页 |
| ·设计约束设置 | 第82-83页 |
| ·检查设计 | 第83页 |
| ·执行分析和检查结果 | 第83-85页 |
| ·物理验证 | 第85-89页 |
| ·设计规则检查 | 第85-86页 |
| ·电学规则检查 | 第86页 |
| ·版图与电路图一致性检查 | 第86-87页 |
| ·08C01软核的物理验证 | 第87-89页 |
| 第五章 工作总结 | 第89-90页 |
| ·论文工作总结 | 第89页 |
| ·进一步工作的设想 | 第89-90页 |
| 参考文献 | 第90-91页 |
