基于FPGA的片内全数字锁相环系统在SOPC上的实现
| 摘要 | 第1-4页 |
| Abstract | 第4-6页 |
| 目录 | 第6-9页 |
| 第1章 绪论 | 第9-14页 |
| ·研究背景 | 第9-10页 |
| ·设计方法简介 | 第10-12页 |
| ·本课题的主要工作和研究意义 | 第12页 |
| ·论文的结构 | 第12-14页 |
| 第2章 全数字锁相环的基本原理 | 第14-25页 |
| ·模拟锁相环(PLL)的基本结构和工作原理 | 第14-17页 |
| ·PLL系统中的重要概念和主要参数 | 第17-18页 |
| ·PLL系统中的重要概念 | 第17页 |
| ·PLL系统中的主要参数 | 第17-18页 |
| ·全数字锁相环(ADPLL)的基本原理 | 第18-19页 |
| ·全数字锁相环(ADPLL)的主要组成模块 | 第19-25页 |
| ·数字鉴相器(DPD) | 第19-20页 |
| ·数字环路滤波器(DLF) | 第20-22页 |
| ·数控振荡器(DCO) | 第22-23页 |
| ·N分频器 | 第23-25页 |
| 第3章 片内全数字锁相环系统的设计 | 第25-29页 |
| ·片内全数字锁相环系统的结构 | 第25-26页 |
| ·软核CPU的嵌入 | 第26-27页 |
| ·片内全数字锁相环的设计 | 第27页 |
| ·锁相环检测电路的设计 | 第27-29页 |
| 第4章 全数字锁相环各部件的设计 | 第29-42页 |
| ·QuartusⅡ简介 | 第29-30页 |
| ·数字鉴相器(DPD)的设计 | 第30-32页 |
| ·数字环路滤波器(DLF)的设计 | 第32-36页 |
| ·数控振荡器(DCO)的设计 | 第36-38页 |
| ·除N计数器的设计 | 第38-39页 |
| ·全数字锁相环的生成与仿真 | 第39-42页 |
| 第5章 片内全数字锁相环系统的生成 | 第42-62页 |
| ·NiosⅡ嵌入式处理器的设计 | 第42-52页 |
| ·软、硬件开发环境简介 | 第42-46页 |
| ·NiosⅡ嵌入式处理器的硬件开发 | 第46-49页 |
| ·NiosⅡ嵌入式处理器的软件开发 | 第49-52页 |
| ·锁相环检测电路的设计 | 第52-55页 |
| ·片内ROM的设计 | 第55-56页 |
| ·片内全数字锁相环系统的生成 | 第56-58页 |
| ·系统的下载与验证 | 第58-62页 |
| ·系统硬件设计的下载 | 第58-59页 |
| ·系统软件件设计的下载 | 第59-60页 |
| ·系统的验证 | 第60-62页 |
| 第6章 总结 | 第62-64页 |
| 参考文献 | 第64-66页 |
| 攻读研究生期间发表的学术论文和研究成果 | 第66-67页 |
| 致谢 | 第67页 |
