低相噪频率源的研究与设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 频率合成概述 | 第11-12页 |
| 1.2 频率合成技术的发展现状以及发展趋势 | 第12-14页 |
| 1.2.1 国外发展现状 | 第12-13页 |
| 1.2.2 国内发展现状 | 第13-14页 |
| 1.2.3 频率合成的发展趋势 | 第14页 |
| 1.3 本文主要内容 | 第14-16页 |
| 第二章 频率合成技术基本理论 | 第16-33页 |
| 2.1 频率源的主要指标 | 第16页 |
| 2.2 锁相环的基本理论 | 第16-25页 |
| 2.2.1 锁相环的主要结构 | 第16-22页 |
| 2.2.1.1 鉴相器 | 第17-18页 |
| 2.2.1.2 环路滤波器 | 第18-21页 |
| 2.2.1.3 压控振荡器 | 第21-22页 |
| 2.2.2 锁相环的相位模型 | 第22-23页 |
| 2.2.3 锁相环的跟踪与捕获 | 第23-25页 |
| 2.2.3.1 锁相环的跟踪 | 第23-24页 |
| 2.2.3.2 锁相环的捕获 | 第24-25页 |
| 2.2.4 锁相环工作原理简述 | 第25页 |
| 2.3 直接数字合成（DDS） | 第25-27页 |
| 2.3.1 DDS的组成 | 第26-27页 |
| 2.3.2 DDS工作原理概述 | 第27页 |
| 2.4 相位噪声分析 | 第27-31页 |
| 2.4.1 相位噪声的定义 | 第27-28页 |
| 2.4.2 频率源相位噪声的来源 | 第28-30页 |
| 2.4.3 锁相环相位噪声分析 | 第30-31页 |
| 2.5 本章小结 | 第31-33页 |
| 第三章 频率合成的方案与实现 | 第33-61页 |
| 3.1 频率合成技术中常用的锁相环合成方案 | 第33-37页 |
| 3.1.1 整数分频锁相环 | 第33-34页 |
| 3.1.2 小数分频锁相环 | 第34-35页 |
| 3.1.3 DDS+PLL混合式频率合成 | 第35-36页 |
| 3.1.4 多环数字锁相合成电路 | 第36-37页 |
| 3.2 低相噪时钟模块的方案选择与实现 | 第37-51页 |
| 3.2.1 时钟板1的研究与实现 | 第37-46页 |
| 3.2.1.1 时钟板1的方案选择 | 第37-38页 |
| 3.2.1.2 主要器件选型 | 第38-40页 |
| 3.2.1.3 方案可行性论证 | 第40-42页 |
| 3.2.1.4 时钟模块1各部分的实现 | 第42-46页 |
| 3.2.2 时钟板2的研究与实现 | 第46-51页 |
| 3.2.2.1 时钟板2的方案选择 | 第46-48页 |
| 3.2.2.2 时钟板2的设计与实现 | 第48-51页 |
| 3.3 北斗通道本振源的设计 | 第51-57页 |
| 3.3.1 本振源的方案选择 | 第51-52页 |
| 3.3.2 本振源主要器件选型 | 第52-53页 |
| 3.3.3 方案可行性论证 | 第53-55页 |
| 3.3.4 北斗本振源电路的实现 | 第55-57页 |
| 3.4 PCB的设计与制作 | 第57-60页 |
| 3.4.1 板层设置 | 第57-58页 |
| 3.4.2 布局 | 第58-60页 |
| 3.4.3 布线规则 | 第60页 |
| 3.5 本章小结 | 第60-61页 |
| 第四章 调试与测试分析 | 第61-72页 |
| 4.1 频率源的调试 | 第61-63页 |
| 4.1.1 电源的调试 | 第61页 |
| 4.1.2 锁相环的调试 | 第61-63页 |
| 4.2 时钟模块与北斗本振源的测试 | 第63-71页 |
| 4.2.1 时钟板1测试 | 第64-67页 |
| 4.2.2 时钟板2测试 | 第67-69页 |
| 4.2.3 北斗本振源测试 | 第69-71页 |
| 4.2.4 测试结果分析 | 第71页 |
| 4.3 本章小结 | 第71-72页 |
| 第五章 总结 | 第72-74页 |
| 5.1 课题总结 | 第72页 |
| 5.2 不足与完善 | 第72-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-77页 |
