| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 1 绪论 | 第12-23页 |
| 1.1 引言 | 第12页 |
| 1.2 信号完整性概述 | 第12-13页 |
| 1.3 仿真与建模 | 第13-15页 |
| 1.4 缓冲器建模 | 第15-18页 |
| 1.4.1 缓冲器电路 | 第16页 |
| 1.4.2 晶体管级模型 | 第16页 |
| 1.4.3 线性模型 | 第16-17页 |
| 1.4.4 行为模型 | 第17-18页 |
| 1.5 输入输出缓冲器信息标准 | 第18-23页 |
| 1.5.1 IBIS 文件头 | 第19页 |
| 1.5.2 IBIS 成员描述 | 第19-20页 |
| 1.5.3 IBIS 模型描述 | 第20-23页 |
| 2 高速 DDR-SDRAM 输出端口 IBIS 建模与验证 | 第23-39页 |
| 2.1 SPICE 模型 | 第23-24页 |
| 2.2 POWER CLAMP和GND CLAMP仿真 | 第24-25页 |
| 2.3 PULLUP和 PULLDOWN 仿真 | 第25-27页 |
| 2.4 RISING WAVEFORM 和 FALLING WAVEFORM 仿真 | 第27-30页 |
| 2.5 C_COMP和RAMP仿真 | 第30页 |
| 2.6 数据精度分析与控制 | 第30-32页 |
| 2.7 IBIS 驱动器模型的使用 | 第32-34页 |
| 2.7.1 特征阻抗与传输线 | 第32-33页 |
| 2.7.2 IBIS 模型特征阻抗提取 | 第33-34页 |
| 2.8 IBIS 模型验证 | 第34-39页 |
| 3 IBIS 驱动器瞬态响应仿真方法和改进 | 第39-57页 |
| 3.1 IBIS 仿真方法研究意义 | 第39-40页 |
| 3.2 输入缓冲器仿真方法 | 第40-43页 |
| 3.3 输出缓冲器仿真方法 | 第43-44页 |
| 3.4 输出缓冲器瞬态响应仿真方法 | 第44-48页 |
| 3.5 输出缓冲器瞬态响应仿真方法实现和改进 | 第48-57页 |
| 3.5.1 IBIS 数据预处理 | 第49页 |
| 3.5.2 IBIS 算法处理 | 第49-51页 |
| 3.5.3 宏电路网表实现 | 第51-53页 |
| 3.5.4 算法改进与结果比较 | 第53-57页 |
| 4 IBIS 驱动器非理想输入仿真方法和改进 | 第57-64页 |
| 4.1 仿真环境及方法 | 第58页 |
| 4.2 B element 仿真 | 第58-61页 |
| 4.3 改进方法和仿真结果 | 第61-64页 |
| 5 总结与研究展望 | 第64-65页 |
| 5.1 总结 | 第64页 |
| 5.2 研究展望 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 致谢 | 第69-70页 |
| 攻读学位期间发表的学术论文 | 第70-71页 |
| 上海交通大学学位论文答辩决议书 | 第71页 |
