基于0.18μm标准CMOS工艺的ARM内核实现研究
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 研究意义 | 第9-10页 |
| 1.2 国内外现状 | 第10-12页 |
| 1.3 论文结构 | 第12-14页 |
| 第2章 内核结构及 RTL 级实现 | 第14-25页 |
| 2.1 处理器基本模型 | 第14-15页 |
| 2.2 ARMv4 架构 | 第15页 |
| 2.3 模式、寄存器、中断、指令集说明 | 第15-22页 |
| 2.3.1 运行模式 | 第15页 |
| 2.3.2 寄存器 | 第15-17页 |
| 2.3.3 中断 | 第17-18页 |
| 2.3.4 指令集 | 第18-22页 |
| 2.4 处理器的 RTL 设计 | 第22-25页 |
| 2.4.1 内核端口 | 第22页 |
| 2.4.2 流水线架构 | 第22-25页 |
| 第3章 内核验证与 SOC 工程建立 | 第25-40页 |
| 3.1 内核验证 | 第25-29页 |
| 3.2 Dhrystone 测试 | 第29-30页 |
| 3.3 FPGA 上的内核实现 | 第30-40页 |
| 3.3.1 FPGA 下的 UART | 第30-34页 |
| 3.3.2 完整的 SoC 工程 | 第34-40页 |
| 第4章 内核的 ASIC 实现 | 第40-58页 |
| 4.1 逻辑综合报告分析 | 第41-51页 |
| 4.1.1 综合设计约束 | 第41-44页 |
| 4.1.2 静态时序分析 | 第44-51页 |
| 4.2 物理综合的实现 | 第51-56页 |
| 4.2.1 ASIC 后端设计流程 | 第51页 |
| 4.2.2 布图规划与布局 | 第51-53页 |
| 4.2.3 时钟树综合 | 第53-56页 |
| 4.2.4 布线 | 第56页 |
| 4.3 生成版图 | 第56-58页 |
| 第5章 总结 | 第58-59页 |
| 参考文献 | 第59-61页 |
| 作者简介 | 第61-62页 |
| 致谢 | 第62页 |
