H.264视频压缩模块软件系统的设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景及研究意义 | 第8页 |
| 1.1.1 背景 | 第8页 |
| 1.1.2 选题研究的意义 | 第8页 |
| 1.2 课题相关技术及发展现状 | 第8-11页 |
| 1.2.1 H.264压缩编码技术 | 第8-9页 |
| 1.2.2 嵌入式处理器技术 | 第9-11页 |
| 1.2.3 DM6467产品信息 | 第11页 |
| 1.3 重点研究内容及结构 | 第11-14页 |
| 1.3.1 研究内容 | 第11-12页 |
| 1.3.2 论文结构 | 第12-14页 |
| 第2章 系统设计方案 | 第14-34页 |
| 2.1 系统总体设计 | 第14-16页 |
| 2.2 H.264视频压缩模块硬件方案 | 第16-25页 |
| 2.2.1 视频压缩电路板设计方案 | 第16-23页 |
| 2.2.2 视频压缩电路板接口实验电路设计方案计 | 第23页 |
| 2.2.3 图像预处理FPGA逻辑设计方案 | 第23-25页 |
| 2.3 H.264视频压缩模块软件方案 | 第25-32页 |
| 2.3.1 系统软件设计架构 | 第25-27页 |
| 2.3.2 接口软件及算法软件 | 第27-29页 |
| 2.3.3 系统流程设计 | 第29-32页 |
| 2.4 本章小结 | 第32-34页 |
| 第3章 H.264视频压缩模块软件方案的实现 | 第34-56页 |
| 3.1 视频采集 | 第34-39页 |
| 3.1.1 视频接收流程设计 | 第34-37页 |
| 3.1.2 视频采集参数配置 | 第37页 |
| 3.1.3 视频数据在SDRAM的存放 | 第37-39页 |
| 3.2 基于H.264视频编码器的软件设计 | 第39-42页 |
| 3.2.1 H.264编码器 | 第39页 |
| 3.2.2 H.264编码器调用机制 | 第39-41页 |
| 3.2.3 H.264编码器资源占用 | 第41-42页 |
| 3.3 ARM与DSP通信设计方案 | 第42-43页 |
| 3.3.1 ARM与DSP的联系和中断 | 第42-43页 |
| 3.3.2 ARM-DSP通信机制 | 第43页 |
| 3.4 xDM算法封装模块 | 第43-47页 |
| 3.4.1 xDM算法封装标准 | 第43-45页 |
| 3.4.2 xDM封装后的算法调用过程 | 第45-46页 |
| 3.4.3 xDM算法封装过程 | 第46-47页 |
| 3.5 以太网以及通信协议设计 | 第47-53页 |
| 3.5.1 RTP打包过程 | 第48-50页 |
| 3.5.2 通信协议设置 | 第50-53页 |
| 3.6 系统存储器分配方案 | 第53-55页 |
| 3.7 本章小结 | 第55-56页 |
| 第4章 系统测试及验证 | 第56-70页 |
| 4.1 测试的目的 | 第56-57页 |
| 4.2 测试环境及工具 | 第57-58页 |
| 4.2.1 测试环境 | 第57页 |
| 4.2.2 测试工具 | 第57-58页 |
| 4.3 接口、功能及性能的测试 | 第58页 |
| 4.4 接口测试概要 | 第58-61页 |
| 4.4.1 接口测试要求 | 第58-59页 |
| 4.4.2 接口测试结果 | 第59-61页 |
| 4.5 功能测试概要 | 第61页 |
| 4.6 性能测试概要 | 第61-62页 |
| 4.6.1 输入图像元素测试 | 第61页 |
| 4.6.2 帧频可切换 | 第61-62页 |
| 4.6.3 百兆以太网平均输出数据率 | 第62页 |
| 4.6.4 系统启动时间 | 第62页 |
| 4.6.5 DSP视频信号处理板功率 | 第62页 |
| 4.7 PC机上层解压缩软件方案设计 | 第62-65页 |
| 4.7.1 链接配置界面 | 第62-63页 |
| 4.7.2 压缩/解压缩界面界面 | 第63-65页 |
| 4.7.3 视频效果评价界面 | 第65页 |
| 4.8 视频图像评价方法 | 第65-69页 |
| 4.8.1 主观评价方法 | 第65-67页 |
| 4.8.2 客观评价方法 | 第67-69页 |
| 4.9 本章小结 | 第69-70页 |
| 结论 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76页 |
