| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 第一章 绪论 | 第10-15页 |
| ·课题的来源及研究背景 | 第10-11页 |
| ·数字示波器发展 | 第11-13页 |
| ·课题选取意义 | 第13页 |
| ·课题任务 | 第13-15页 |
| 第二章 具有大容量存储的高速数据采集系统总体设计方案 | 第15-26页 |
| ·数据采集方案的研究 | 第15-16页 |
| ·大容量存储方案研究和确立 | 第16-18页 |
| ·高速缓存方案的研究和确立 | 第16-17页 |
| ·大容量存储方案的研究 | 第17-18页 |
| ·核心芯片选型 | 第18-22页 |
| ·ADC芯片选型 | 第18-19页 |
| ·存储芯片选型 | 第19-22页 |
| ·FPGA芯片选型 | 第22页 |
| ·总体结构设计方案 | 第22-26页 |
| 第三章 高速采集模块设计 | 第26-38页 |
| ·数据采集相关原理和技术 | 第26-28页 |
| ·采样定理 | 第26-27页 |
| ·单片ADC内部并行工作的实现 | 第27-28页 |
| ·ADC外围设计 | 第28-30页 |
| ·ADC输入端设计 | 第28-29页 |
| ·ADC输出端设计 | 第29-30页 |
| ·ADC时钟设计 | 第30页 |
| ·ADC控制设计 | 第30-32页 |
| ·数据接收与缓存 | 第32-38页 |
| ·高速数据接收设计 | 第32-34页 |
| ·时基和均匀抽点 | 第34-36页 |
| ·峰值检测 | 第36-37页 |
| ·FIFO缓存 | 第37-38页 |
| 第四章 大容量存储模块设计 | 第38-56页 |
| ·DDR2 SDRAM访问原理 | 第38-39页 |
| ·DDR2 SDRAM接口电路 | 第39-40页 |
| ·DDR2 SDRAM指令操作和时序 | 第40-45页 |
| ·逻辑Bank激活和寻址 | 第40-41页 |
| ·突发读写指令和时序 | 第41-43页 |
| ·数据掩码指令和时序 | 第43-44页 |
| ·预充电和刷新 | 第44-45页 |
| ·DDR2内部控制的设计和实现 | 第45-56页 |
| ·DDR2 SDRAM时钟系统实现 | 第45-47页 |
| ·DDR2 SDRAM内部控制器状态转换的实现 | 第47-48页 |
| ·DDR2 SDRAM写缓存的实现 | 第48-51页 |
| ·DDR2 SDRAM读缓存的实现 | 第51-52页 |
| ·DDR2 SDRAM序列地址的实现 | 第52-53页 |
| ·DDR2 SDRAM预触发的实现 | 第53-56页 |
| 第五章 数字示波器并行映射设计 | 第56-63页 |
| ·提高捕获率的意义 | 第56页 |
| ·“死区时间”与波形捕获率的关系 | 第56-57页 |
| ·二维波形图像协处理模块的设计 | 第57-61页 |
| ·数字图像阵列 | 第58-59页 |
| ·波形预处理的设计 | 第59页 |
| ·并行映射状态机的设计 | 第59-61页 |
| ·示波器捕获率检测设计 | 第61-63页 |
| 第六章 系统调试 | 第63-75页 |
| ·电源调试 | 第63-64页 |
| ·ADC采集调试 | 第64-67页 |
| ·DDR2调试 | 第67-68页 |
| ·液晶调试 | 第68-69页 |
| ·各模块成果展示 | 第69-75页 |
| 第七章 结论与展望 | 第75-77页 |
| ·结论 | 第75-76页 |
| ·展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 附件 | 第80-82页 |
| 个人所获奖励与研究成果 | 第82页 |