| 中文摘要 | 第1-3页 |
| ABSTRACT | 第3-8页 |
| 第一章 绪论 | 第8-12页 |
| ·研究背景、目的和意义 | 第8-9页 |
| ·高速数据采集、存储系统的国内外现状 | 第9-10页 |
| ·国内外 TIADC 系统研究概况 | 第10-12页 |
| ·现阶段 TIADC 系统通道失配误差校正方法的研究情况 | 第10-11页 |
| ·TIADC 系统产品的发展现状 | 第11-12页 |
| 第二章 硬件开发平台设计 | 第12-31页 |
| ·系统简介 | 第12-13页 |
| ·模拟信号的拆分、引入和滤波 | 第13-15页 |
| ·模拟信号的拆分 | 第13-14页 |
| ·模拟信号的引入 | 第14页 |
| ·模拟信号的滤波 | 第14-15页 |
| ·多相时钟的产生 | 第15-20页 |
| ·多相时钟对并行 ADC 的影响 | 第15-17页 |
| ·等效时钟抖动 ADC 的影响 | 第16-17页 |
| ·高精度多相时钟的设计与实现 | 第17-20页 |
| ·时钟源的选择 | 第17页 |
| ·时钟芯片介绍 | 第17-19页 |
| ·高精度可编程时钟延迟芯片 | 第19页 |
| ·多相时钟的设计 | 第19-20页 |
| ·模数转换芯片设置 | 第20-23页 |
| ·AT84D001 芯片功能说明 | 第20-22页 |
| ·AT84D001 芯片模式设置 | 第22-23页 |
| ·DDR 存储芯片 | 第23-26页 |
| ·FPGA 选型和硬件设计 | 第26-28页 |
| ·FPGA 选型 | 第26-27页 |
| ·硬件设计 | 第27-28页 |
| ·原理图和 PCB 板设计 | 第28-31页 |
| ·模数转换部分 PCB 设计 | 第28-29页 |
| ·高速差分信号线设计 | 第29-30页 |
| ·系统电源设计（叠层设计，阻抗匹配） | 第30-31页 |
| 第三章 并行采样技术 | 第31-44页 |
| ·并行采样技术原理 | 第31-32页 |
| ·通道失配误差建模 | 第32-34页 |
| ·通道失配误差的校正算法 | 第34-37页 |
| ·基于预先刻度的通道间失配误差校正 | 第35-36页 |
| ·基于数字后处理算法的通道间失配误差校正 | 第36-37页 |
| ·基于完美重构的时间偏差修正 | 第37-40页 |
| ·完美重构滤波器的设计 | 第40-44页 |
| 第四章 FPGA 逻辑设计 | 第44-55页 |
| ·UCF 文件的建立 | 第44页 |
| ·系统初始化配置 | 第44-46页 |
| ·数据转换 | 第46-48页 |
| ·数据存储设计 | 第48-52页 |
| ·FIFO+双口 RAM 存储结构（使用乒乓结构） | 第49-50页 |
| ·FIFO+DDR 存储结构 | 第50-52页 |
| ·DDR 存储器接口 | 第50-52页 |
| ·快速傅里叶变换（FFT）和快速傅里叶反变换（IFFT） | 第52-53页 |
| ·关键路径时序约束设计 | 第53-54页 |
| ·数据输出接口 | 第54-55页 |
| 第五章 系统单元仿真实验 | 第55-61页 |
| ·系统初始化配置仿真实验 | 第55-57页 |
| ·时钟芯片 AD9510 配置仿真实验 | 第55-56页 |
| ·ADC 芯片 AT84AD001 配置仿真实验 | 第56页 |
| ·时钟延时芯片 SY89296 配置仿真实验 | 第56-57页 |
| ·数据转换、存储仿真实验 | 第57-61页 |
| ·单通道非 FFT 变换仿真 | 第57-59页 |
| ·并行多通道 FFT 变换仿真 | 第59-61页 |
| 第六章 总结 | 第61-62页 |
| 参考文献 | 第62-65页 |
| 附录 | 第65-72页 |
| 附件 1：八层电路板每一层的输出文件 | 第65-70页 |
| Bottom | 第65-67页 |
| gnd1 | 第67页 |
| gnd2 | 第67-68页 |
| pw1 | 第68页 |
| pw2 | 第68-69页 |
| top | 第69页 |
| top2 | 第69-70页 |
| 附件 2：电路原理图 | 第70页 |
| 附件 3：MATLAB 程序代码 | 第70-72页 |
| 致谢 | 第72页 |
