首页--工业技术论文--无线电电子学、电信技术论文--通信论文--通信网论文--一般性问题论文--通信网设备论文

SpaceWire路由器IP核的设计与实现

摘要第1-6页
Abstract第6-14页
第一章 绪论第14-28页
   ·课题的目的和意义第14-20页
     ·各种总线的比较第14-16页
     ·SpaceWire总线的应用情况第16-19页
     ·研究SpaceWire路由器IP核的意义第19-20页
   ·SpaceWire总线的国内外研究进展第20-26页
     ·国外研究进展第20-25页
     ·国内研究进展第25-26页
   ·课题的主要内容第26页
   ·论文章节安排第26-28页
第二章 SpaceWire协议简介第28-40页
   ·物理层(Physical Leval)第28-30页
   ·信号层(Signal Leval)第30-31页
   ·字符层(Character Level)第31-32页
   ·交换层(Exchange Level)第32-35页
   ·数据包层(Packet Level)第35-36页
   ·网络层(Network Level)第36-40页
第三章 SpaceWire路由器IP核设计方案第40-60页
   ·SpaceWire路由器IP核的需求分析第40-41页
   ·SpaceWire路由器IP核整体结构第41-42页
   ·SpaceWire路由器IP核模块划分第42-53页
     ·包头识别模块第43-45页
     ·路由表模块想第45-46页
     ·裁决模块第46-49页
     ·交换矩阵模块第49-50页
     ·对外并行口模块第50-51页
     ·内部配置口模块第51-53页
   ·各模块间接口时序第53-56页
     ·包头识别模块与SpaceWire CODEC及对外并行口模块之间的接口时序第53-54页
     ·包头识别模块与路由表模块之间的接口时序第54页
     ·包头识别模块与裁决模块之间的接口时序第54-55页
     ·包头识别模块与交换矩阵模块之间的接口时序第55页
     ·交换矩阵模块与SpaceWire CODEC或对外并行口模块之间的接口时序第55页
     ·内部配置口模块与其他模块的接口时序第55-56页
   ·时钟分配第56-57页
   ·FPGA选型第57-60页
第四章 SpaceWire路由器IP核的实现第60-76页
   ·Actel FPGA设计流程第60-61页
   ·SpaceWire路由器IP各模块的编码实现第61-71页
     ·时钟管理模块的实现第62-63页
     ·包头识别模块的实现第63-65页
     ·路由表模块的实现第65页
     ·裁决模块的实现第65-69页
     ·交换矩阵模块的实现第69页
     ·对外并行口模块的实现第69-70页
     ·内部配置口模块的实现第70-71页
   ·综合第71-73页
   ·布局布线第73-76页
     ·资源利用情况第73-74页
     ·静态时序分析第74-76页
第五章 测试电路的设计第76-86页
   ·SpaceWire路由器IP核测试电路设计方案第76-77页
   ·硬件设计第77-80页
     ·电源设计第77-78页
     ·时钟设计第78-79页
     ·LVDS接口设计第79页
     ·下载电路设计第79-80页
   ·软件设计第80-86页
     ·数据发送部分设计第81-83页
     ·数据接收部分设计第83-86页
第六章 仿真和验证第86-100页
   ·仿真第86-93页
     ·testbench设计第86-88页
     ·单路数据包交换第88-89页
     ·多路地址不冲突的数据包交换第89-90页
     ·多路地址冲突的数据包交换第90-93页
   ·电路验证第93-100页
第七章 总结与展望第100-102页
   ·总结第100页
   ·后续研究展望第100-102页
【附录】SpaceWire接口终端的设计第102-109页
 1 工程背景第102-105页
 2 实现方法第105-107页
 3 设计验证第107-109页
参考文献第109-110页
硕士期间发表的论文第110-111页
致谢第111页

论文共111页,点击 下载论文
上一篇:用于星载计算机的CompactPCI总线技术的研究
下一篇:基于自主IP的SpaceWire网络测试系统开发