摘要 | 第1-6页 |
Abstract | 第6-14页 |
第一章 绪论 | 第14-28页 |
·课题的目的和意义 | 第14-20页 |
·各种总线的比较 | 第14-16页 |
·SpaceWire总线的应用情况 | 第16-19页 |
·研究SpaceWire路由器IP核的意义 | 第19-20页 |
·SpaceWire总线的国内外研究进展 | 第20-26页 |
·国外研究进展 | 第20-25页 |
·国内研究进展 | 第25-26页 |
·课题的主要内容 | 第26页 |
·论文章节安排 | 第26-28页 |
第二章 SpaceWire协议简介 | 第28-40页 |
·物理层(Physical Leval) | 第28-30页 |
·信号层(Signal Leval) | 第30-31页 |
·字符层(Character Level) | 第31-32页 |
·交换层(Exchange Level) | 第32-35页 |
·数据包层(Packet Level) | 第35-36页 |
·网络层(Network Level) | 第36-40页 |
第三章 SpaceWire路由器IP核设计方案 | 第40-60页 |
·SpaceWire路由器IP核的需求分析 | 第40-41页 |
·SpaceWire路由器IP核整体结构 | 第41-42页 |
·SpaceWire路由器IP核模块划分 | 第42-53页 |
·包头识别模块 | 第43-45页 |
·路由表模块想 | 第45-46页 |
·裁决模块 | 第46-49页 |
·交换矩阵模块 | 第49-50页 |
·对外并行口模块 | 第50-51页 |
·内部配置口模块 | 第51-53页 |
·各模块间接口时序 | 第53-56页 |
·包头识别模块与SpaceWire CODEC及对外并行口模块之间的接口时序 | 第53-54页 |
·包头识别模块与路由表模块之间的接口时序 | 第54页 |
·包头识别模块与裁决模块之间的接口时序 | 第54-55页 |
·包头识别模块与交换矩阵模块之间的接口时序 | 第55页 |
·交换矩阵模块与SpaceWire CODEC或对外并行口模块之间的接口时序 | 第55页 |
·内部配置口模块与其他模块的接口时序 | 第55-56页 |
·时钟分配 | 第56-57页 |
·FPGA选型 | 第57-60页 |
第四章 SpaceWire路由器IP核的实现 | 第60-76页 |
·Actel FPGA设计流程 | 第60-61页 |
·SpaceWire路由器IP各模块的编码实现 | 第61-71页 |
·时钟管理模块的实现 | 第62-63页 |
·包头识别模块的实现 | 第63-65页 |
·路由表模块的实现 | 第65页 |
·裁决模块的实现 | 第65-69页 |
·交换矩阵模块的实现 | 第69页 |
·对外并行口模块的实现 | 第69-70页 |
·内部配置口模块的实现 | 第70-71页 |
·综合 | 第71-73页 |
·布局布线 | 第73-76页 |
·资源利用情况 | 第73-74页 |
·静态时序分析 | 第74-76页 |
第五章 测试电路的设计 | 第76-86页 |
·SpaceWire路由器IP核测试电路设计方案 | 第76-77页 |
·硬件设计 | 第77-80页 |
·电源设计 | 第77-78页 |
·时钟设计 | 第78-79页 |
·LVDS接口设计 | 第79页 |
·下载电路设计 | 第79-80页 |
·软件设计 | 第80-86页 |
·数据发送部分设计 | 第81-83页 |
·数据接收部分设计 | 第83-86页 |
第六章 仿真和验证 | 第86-100页 |
·仿真 | 第86-93页 |
·testbench设计 | 第86-88页 |
·单路数据包交换 | 第88-89页 |
·多路地址不冲突的数据包交换 | 第89-90页 |
·多路地址冲突的数据包交换 | 第90-93页 |
·电路验证 | 第93-100页 |
第七章 总结与展望 | 第100-102页 |
·总结 | 第100页 |
·后续研究展望 | 第100-102页 |
【附录】SpaceWire接口终端的设计 | 第102-109页 |
1 工程背景 | 第102-105页 |
2 实现方法 | 第105-107页 |
3 设计验证 | 第107-109页 |
参考文献 | 第109-110页 |
硕士期间发表的论文 | 第110-111页 |
致谢 | 第111页 |