| 摘要 | 第3-5页 |
| abstract | 第5-6页 |
| 第一章 引言 | 第12-23页 |
| 1.1 CMOS集成电路发展趋势 | 第12-15页 |
| 1.2 CMOS电路漏电流与低功耗设计 | 第15-16页 |
| 1.3 40nmCMOS工艺流程及工艺特点 | 第16-20页 |
| 1.4 集成电路制造中的缺陷检测与良率提升 | 第20-21页 |
| 1.5 论文的研究意义与主要内容 | 第21-23页 |
| 第二章 40NM CMOS工艺良率损失及失效分析 | 第23-35页 |
| 2.1 40nmCMOS电路产品良率失效分析 | 第23-26页 |
| 2.2 本文的研究方案 | 第26-28页 |
| 2.3 主要的研究方法及手段 | 第28-34页 |
| 2.3.1 缺陷扫描分析 | 第28-30页 |
| 2.3.2 电子束E-Beam缺陷扫描分析 | 第30-33页 |
| 2.3.3 失效分析手段 | 第33-34页 |
| 2.4 本章小结 | 第34-35页 |
| 第三章 40NM PMOS漏电流失效机理研究 | 第35-47页 |
| 3.1 PMOS漏电流检测 | 第35-41页 |
| 3.2 PMOS漏电流影响因素 | 第41-45页 |
| 3.2.1 固定位置失效原因分析 | 第41-44页 |
| 3.2.2 晶圆中间顶部和底部失效原因分析 | 第44-45页 |
| 3.3 PMOS漏电流失效机理分析 | 第45-46页 |
| 3.4 本章小结 | 第46-47页 |
| 第四章 工艺优化与良率提升 | 第47-52页 |
| 4.1 方案一：全局增加NP掩膜版图形线宽试验 | 第47-48页 |
| 4.2 方案二：NP光刻掩膜版局部增加线宽试验 | 第48-49页 |
| 4.3 方案三：NP光刻掩膜版局部增加线宽+光刻胶硬化试验 | 第49-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第五章 工艺优化综合评价分析 | 第52-56页 |
| 5.1 工艺优化缺陷综合评价与良率提升 | 第52-55页 |
| 5.2 本章小结 | 第55-56页 |
| 第六章 总结 | 第56-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 攻读硕士学位期间已发表或录用的论文 | 第62-64页 |