应用于60GHz QPSK接收机的高速时钟与数据恢复电路设计技术的研究
| 摘要 | 第3-4页 |
| abstract | 第4-5页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 课题的研究背景 | 第9-12页 |
| 1.2 论文的主要工作和创新 | 第12-14页 |
| 1.2.1 论文的主要工作 | 第12页 |
| 1.2.2 论文的创新 | 第12-13页 |
| 1.2.3 论文安排 | 第13-14页 |
| 第2章 时钟数据恢复电路的基本概念、结构与原理 | 第14-27页 |
| 2.1 数据格式 | 第14-16页 |
| 2.2 常见的时钟数据恢复电路结构及模型 | 第16-22页 |
| 2.2.1 基于锁相环的时钟数据恢复电路 | 第16-18页 |
| 2.2.2 基于延时锁相环的时钟数据恢复电路 | 第18-19页 |
| 2.2.3 过采样模式时钟数据恢复电路 | 第19-20页 |
| 2.2.4 插值器型时钟数据恢复电路 | 第20-21页 |
| 2.2.5 时钟数据恢复电路实现结构的比较 | 第21-22页 |
| 2.3 电路性能衡量指标 | 第22-25页 |
| 2.3.1 速度 | 第22页 |
| 2.3.2 抖动与相位噪声 | 第22-23页 |
| 2.3.3 抖动容限 | 第23-24页 |
| 2.3.4 误码率 | 第24-25页 |
| 2.4 系统指标 | 第25-27页 |
| 第3章 时钟数据恢复电路系统分析 | 第27-39页 |
| 3.1 电路系统结构 | 第27-29页 |
| 3.1.1 时钟数据恢复电路系统结构 | 第27-28页 |
| 3.1.2 时钟数据恢复电路环路结构 | 第28-29页 |
| 3.2 环路分析 | 第29-34页 |
| 3.2.1 鉴相器 | 第29-31页 |
| 3.2.2 BBPD线性化分析 | 第31-32页 |
| 3.2.3 环路模型 | 第32-34页 |
| 3.3 系统行为级仿真 | 第34-39页 |
| 第4章 时钟数据恢复电路模块设计 | 第39-57页 |
| 4.1 采样模块 | 第39-42页 |
| 4.1.1 采样器类型 | 第39-40页 |
| 4.1.2 采样器的选择 | 第40-41页 |
| 4.1.3 双沿采样器 | 第41-42页 |
| 4.2 鉴相器 | 第42-43页 |
| 4.3 降速器和投票器 | 第43-45页 |
| 4.3.1 降速器设计 | 第44-45页 |
| 4.3.2 投票器 | 第45页 |
| 4.4 数字滤波器 | 第45-47页 |
| 4.5 相位插值器(PI) | 第47-50页 |
| 4.5.1 相位插值器的调节精度 | 第47-48页 |
| 4.5.2 相位插值器工作原理 | 第48-50页 |
| 4.6 时钟buffer | 第50-51页 |
| 4.7 直流失调消除电路 | 第51-53页 |
| 4.8 时钟占空比调节环路 | 第53-57页 |
| 第5章 版图设计与电路仿真 | 第57-77页 |
| 5.1 仿真环境设置 | 第57页 |
| 5.2 版图设计 | 第57-60页 |
| 5.3 分模块仿真与分析 | 第60-72页 |
| 5.3.1 BBPD仿真 | 第60-62页 |
| 5.3.2 相位插值器 | 第62-66页 |
| 5.3.3 双沿采样 | 第66页 |
| 5.3.4 直流失调环路 | 第66-72页 |
| 5.4 输入信号幅度 | 第72-73页 |
| 5.5 CDR系统环路仿真 | 第73-77页 |
| 第6章 总结与展望 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 致谢 | 第81-83页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第83页 |
