| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 课题背景 | 第15-19页 |
| 1.1.1 SoC设计方法的发展 | 第15-17页 |
| 1.1.2 软硬件协同设计与验证 | 第17-19页 |
| 1.1.3 FFT与排序算法 | 第19页 |
| 1.2 论文主要工作及结构 | 第19-20页 |
| 1.3 论文课题来源 | 第20-21页 |
| 第二章 软硬件协同设计 | 第21-26页 |
| 2.1 设计语言的选择 | 第21-22页 |
| 2.2 SystemC语言 | 第22-23页 |
| 2.3 基于SystemC的事务级建模方法 | 第23-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 可配置专用处理核模型架构 | 第26-35页 |
| 3.1 建模对象 | 第26页 |
| 3.2 模型的整体框架 | 第26-29页 |
| 3.3 模型的运行方式 | 第29-31页 |
| 3.4 控制模块 | 第31页 |
| 3.5 DMA模块 | 第31-32页 |
| 3.6 可重构运算模块 | 第32-33页 |
| 3.7 内存模块 | 第33-34页 |
| 3.8 本章小结 | 第34-35页 |
| 第四章 FFT算法模型 | 第35-46页 |
| 4.1 技术指标 | 第35-36页 |
| 4.2 基于模型的的FFT硬件加速器算法与架构分析 | 第36-40页 |
| 4.3 参数化的FFT硬件加速器模型设计 | 第40-44页 |
| 4.3.1 程序流程 | 第40-42页 |
| 4.3.2 运算块描述 | 第42-44页 |
| 4.4 模型验证与分析 | 第44-45页 |
| 4.5 本章小结 | 第45-46页 |
| 第五章 排序算法模型与硬件加速模块设计 | 第46-61页 |
| 5.1 技术指标 | 第46-47页 |
| 5.2 排序硬件加速器算法与架构的选择 | 第47-49页 |
| 5.3 排序硬件加速器模型设计 | 第49-52页 |
| 5.3.1 程序流程 | 第50-51页 |
| 5.3.2 主要模块描述 | 第51页 |
| 5.3.3 小结 | 第51-52页 |
| 5.4 排序硬件加速模块设计 | 第52-56页 |
| 5.4.1 程序流程 | 第52-53页 |
| 5.4.2 模型各模块描述 | 第53-56页 |
| 5.5 测试与分析 | 第56-60页 |
| 5.5.1 排序模型的测试结果 | 第56-57页 |
| 5.5.2 排序硬件加速模块仿真 | 第57-60页 |
| 5.6 本章小结 | 第60-61页 |
| 第六章 验证与分析 | 第61-70页 |
| 6.1 模型与硬件加速器的联合仿真 | 第61-65页 |
| 6.2 排序硬件加速器的仿真 | 第65-69页 |
| 6.3 本章小结 | 第69-70页 |
| 第七章 总结与展望 | 第70-72页 |
| 7.1 工作总结 | 第70页 |
| 7.2 工作展望 | 第70-72页 |
| 参考文献 | 第72-78页 |
| 攻读硕士学位期间发表论文和取得的成果 | 第78-79页 |
| 致谢 | 第79-80页 |