摘要 | 第5-6页 |
ABSTRACT | 第6页 |
第一章 绪论 | 第9-13页 |
1.1 课题的背景及意义 | 第9-10页 |
1.2 验证的研究状况 | 第10-11页 |
1.3 论文研究内容与章节安排 | 第11-13页 |
第二章 验证方法学 | 第13-24页 |
2.1 验证理论 | 第13-14页 |
2.2 System Verilog语言 | 第14页 |
2.3 UVM验证方法学 | 第14-23页 |
2.3.1 验证平台 | 第15页 |
2.3.2 验证平台组件 | 第15-16页 |
2.3.3 UVM的类库 | 第16-17页 |
2.3.4 UVM的树形结构 | 第17-18页 |
2.3.5 UVM中的transaction | 第18-19页 |
2.3.6 UVM中的factory机制 | 第19页 |
2.3.7 UVM中的objection机制 | 第19页 |
2.3.8 UVM中的phase机制 | 第19-20页 |
2.3.9 UVM中的sequence机制 | 第20-22页 |
2.3.10 UVM中的寄存器模型 | 第22-23页 |
2.4 本章小结 | 第23-24页 |
第三章 eMMC控制器模块的UVM验证方案 | 第24-39页 |
3.1 eMMC控制器模块 | 第24-28页 |
3.1.1 eMMC系统 | 第25-28页 |
3.2 eMMC控制器模块功能介绍 | 第28-29页 |
3.2.1 支持主机访问 | 第28-29页 |
3.2.2 提供3种数据总线宽度 | 第29页 |
3.2.3 输出时钟可控 | 第29页 |
3.2.4 支持错误校验 | 第29页 |
3.2.5 中断功能 | 第29页 |
3.3 eMMC控制器模块系统级设计 | 第29-32页 |
3.3.1 eMMC控制器模块结构图 | 第29-30页 |
3.3.2 总线接口模块 | 第30页 |
3.3.3 中断控制模块 | 第30页 |
3.3.4 系统信号模块 | 第30-31页 |
3.3.5 数据RAM接口模块 | 第31页 |
3.3.6 PAD接口模块 | 第31-32页 |
3.4 模块级设计 | 第32-35页 |
3.4.1 命令和数据总状态机 | 第32-33页 |
3.4.2 命令发送响应状态机设计 | 第33-34页 |
3.4.3 数据的发送状态机设计 | 第34页 |
3.4.4 数据的接收状态机设计 | 第34-35页 |
3.5 eMMC控制器模块应用实物图 | 第35页 |
3.6 eMMC控制器模块的UVM验证方案 | 第35-38页 |
3.6.1 验证策划 | 第35-36页 |
3.6.2 验证方案架构 | 第36-38页 |
3.7 本章小结 | 第38-39页 |
第四章 UVM验证组件的实现 | 第39-55页 |
4.1 UVM验证平台的transaction | 第39-40页 |
4.2 UVM验证平台的interface | 第40-41页 |
4.3 UVM验证平台的sequence机制 | 第41-45页 |
4.3.1 UVM验证平台的sequencer | 第41-42页 |
4.3.2 UVM验证平台的sequence | 第42-45页 |
4.4 UVM验证平台的driver | 第45-47页 |
4.5 UVM验证平台的monitor | 第47-48页 |
4.6 UVM验证平台的reference model | 第48-49页 |
4.7 UVM验证平台的scoreboard | 第49页 |
4.8 UVM验证平台的agent | 第49-50页 |
4.9 UVM验证平台的env | 第50-52页 |
4.10 UVM验证平台的base_test | 第52-54页 |
4.11 UVM验证平台的top | 第54页 |
4.12 本章小结 | 第54-55页 |
第五章 eMMC控制器模块的验证仿真 | 第55-64页 |
5.1 测试用例及仿真 | 第56-61页 |
5.1.1 冒烟测试 | 第56-58页 |
5.1.2 DUT读写功能测试 | 第58-59页 |
5.1.3 随机约束激励测试 | 第59-61页 |
5.1.4 异常测试用例 | 第61页 |
5.2 验证平台覆盖率 | 第61-63页 |
5.3 本章小结 | 第63-64页 |
第六章 总结与展望 | 第64-66页 |
6.1 总结 | 第64页 |
6.2 展望 | 第64-66页 |
致谢 | 第66-67页 |
参考文献 | 第67-70页 |
附录 | 第70页 |