| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第11-17页 |
| 1.1 引言 | 第11页 |
| 1.2 基于IP 核的视频片上系统 | 第11-14页 |
| 1.2.1 视频片上系统（SoC） | 第12-13页 |
| 1.2.2 知识产权（IP）核 | 第13-14页 |
| 1.3 SoC 调试方法 | 第14-16页 |
| 1.3.1 SoC 的调试介绍 | 第14-15页 |
| 1.3.2 调试平台的工作原理 | 第15-16页 |
| 1.4 本文拟解决问题 | 第16-17页 |
| 2 设计规划和分析 | 第17-25页 |
| 2.1 背景知识 | 第17-21页 |
| 2.1.1 复合和分量信号 | 第17-18页 |
| 2.1.2 串行数据接口(SDI)信号 | 第18-19页 |
| 2.1.3 解码IP 核内输出信号 | 第19-21页 |
| 2.2 设计规划 | 第21-22页 |
| 2.2.1 前期准备 | 第21页 |
| 2.2.2 FPGA 和硬件设计 | 第21页 |
| 2.2.3 兼顾灵活性和鲁棒性 | 第21-22页 |
| 2.3 分析比较 | 第22-25页 |
| 2.3.1 传统的性测试方法 | 第22页 |
| 2.3.2 新型的性能测试方法 | 第22-25页 |
| 3 FPGA 系统设计 | 第25-42页 |
| 3.1 模块划分 | 第25-26页 |
| 3.2 模块设计 | 第26-42页 |
| 3.2.1 Std_Det 模块设计 | 第26-29页 |
| 3.2.2 Dual_line_FIFO 模块设计 | 第29-32页 |
| 3.2.3 TRS_Inserter 模块设计 | 第32-34页 |
| 3.2.4 ANC_Inserter 模块设计 | 第34-37页 |
| 3.2.5 EDH_Inserter 模块设计 | 第37-39页 |
| 3.2.6 Debug mode 模块设计 | 第39-42页 |
| 4 硬件设计及调试 | 第42-54页 |
| 4.1 FPGA 选型考虑 | 第42-44页 |
| 4.1.1 FPGA 和PROM 选型 | 第42-43页 |
| 4.1.2 SDI 驱动芯片 | 第43页 |
| 4.1.3 接口插件 | 第43-44页 |
| 4.2 设计注意事项 | 第44-49页 |
| 4.2.1 FPGA 配置电路 | 第45-46页 |
| 4.2.2 电源设计事项 | 第46页 |
| 4.2.3 器件滤波考虑 | 第46-47页 |
| 4.2.4 复位电路设计 | 第47-48页 |
| 4.2.5 数据和时钟线布线 | 第48页 |
| 4.2.6 设计布局 | 第48-49页 |
| 4.3 硬件调试 | 第49-54页 |
| 4.3.1 调试环境 | 第50页 |
| 4.3.2 FPGA 系统板的功能调试 | 第50-51页 |
| 4.3.3 时钟信号问题和解决方法 | 第51-52页 |
| 4.3.4 SoC 与FPGA 系统板的联合调试 | 第52页 |
| 4.3.5 硬件平台最终的效果 | 第52-54页 |
| 5 总结和展望 | 第54-55页 |
| 5.1 总结 | 第54页 |
| 5.2 展望 | 第54-55页 |
| 参考文献 | 第55-58页 |
| 致谢 | 第58-59页 |
| 攻读硕士学位期间已发表或录用的论文 | 第59页 |