| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 缩略词表 | 第14-15页 |
| 主要数学符号表 | 第15-16页 |
| 第一章 绪论 | 第16-19页 |
| 1.0 研究背景与意义 | 第16-17页 |
| 1.1 研究内容与主要贡献 | 第17页 |
| 1.2 论文结构及安排 | 第17-19页 |
| 第二章 LDPC编译码技术现状 | 第19-24页 |
| 2.1 LDPC码分类 | 第19-21页 |
| 2.1.1 正则与非正则LDPC码 | 第19-20页 |
| 2.1.2 CCSDS推荐的LDPC码 | 第20-21页 |
| 2.2 LDPC编译码现状 | 第21-22页 |
| 2.2.1 LDPC码编码现状 | 第21-22页 |
| 2.2.2 LDPC码译码现状 | 第22页 |
| 2.3 高速数传中LDPC编译码面临的挑战 | 第22-23页 |
| 2.4 小结 | 第23-24页 |
| 第三章 800Mbps高速数传中LDPC编译码需求与分析 | 第24-30页 |
| 3.1 链路需求与分析 | 第24-27页 |
| 3.1.1 OFDM链路结构 | 第24-26页 |
| 3.1.2 数据传输帧结构 | 第26-27页 |
| 3.2 LDPC编译码面临的问题 | 第27-29页 |
| 3.2.1 编码的需求与分析 | 第28-29页 |
| 3.2.2 译码的需求与分析 | 第29页 |
| 3.3 小结 | 第29-30页 |
| 第四章 800Mbps吞吐率LDPC码并行编码技术FPGA设计与验证 | 第30-50页 |
| 4.1 LDPC码的编码算法 | 第30-35页 |
| 4.1.1 直接生成矩阵编码方法 | 第30-31页 |
| 4.1.2 近似下三角矩阵编码方法 | 第31-32页 |
| 4.1.3 课题采用的编码方法 | 第32-35页 |
| 4.2 LDPC码编码的FPGA实现 | 第35-49页 |
| 4.2.1 实现平台与开发环境 | 第35页 |
| 4.2.2 总体结构与模块划分 | 第35-36页 |
| 4.2.3 输入组帧模块设计 | 第36-37页 |
| 4.2.4 子帧编码模块设计 | 第37-47页 |
| 4.2.5 输出组帧模块设计 | 第47-49页 |
| 4.3 小结 | 第49-50页 |
| 第五章 800Mbps吞吐率LDPC码并行译码技术FPGA设计与验证 | 第50-76页 |
| 5.1 LDPC码的译码算法 | 第50-58页 |
| 5.1.1 概率域的BP算法 | 第50-54页 |
| 5.1.2 对数域的BP算法 | 第54-56页 |
| 5.1.3 最小和算法及其改进算法 | 第56-57页 |
| 5.1.4 课题采用的译码算法 | 第57-58页 |
| 5.2 LDPC码译码的FPGA实现 | 第58-75页 |
| 5.2.1 总体结构与模块划分 | 第59-61页 |
| 5.2.2 译码主模块设计 | 第61页 |
| 5.2.3 初始化模块设计 | 第61-64页 |
| 5.2.4 存储模块设计 | 第64-67页 |
| 5.2.5 控制模块设计 | 第67-70页 |
| 5.2.6 变量节点更新模块设计 | 第70-72页 |
| 5.2.7 校验节点更新模块设计 | 第72-73页 |
| 5.2.8 输出缓存模块设计 | 第73-75页 |
| 5.3 小结 | 第75-76页 |
| 第六章 仿真与实现验证 | 第76-83页 |
| 6.1 链路仿真验证 | 第76-78页 |
| 6.1.1 LDPC码编码仿真验证 | 第76-77页 |
| 6.1.2 LDPC码译码仿真验证 | 第77-78页 |
| 6.2 链路实现验证 | 第78-82页 |
| 6.2.1 编译码模块的资源占用 | 第78-81页 |
| 6.2.2 编译码器硬件测试 | 第81-82页 |
| 6.3 小结 | 第82-83页 |
| 第七章 结束语 | 第83-85页 |
| 7.1 论文总结 | 第83页 |
| 7.2 下一步工作的建议 | 第83-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-90页 |
