具有局部重构功能单元的ASIP设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 论文选题背景 | 第16-17页 |
| 1.2 国内外研究现状 | 第17-18页 |
| 1.3 本文研究内容和章节安排 | 第18-20页 |
| 第二章 可重构技术介绍 | 第20-30页 |
| 2.1 FPGA基本介绍 | 第20-22页 |
| 2.1.1 FPGA芯片结构 | 第20-21页 |
| 2.1.2 Xilinx FPGA芯片介绍 | 第21-22页 |
| 2.2 可重构技术 | 第22-24页 |
| 2.2.1 可重构技术介绍 | 第22-23页 |
| 2.2.2 局部可重构的技术特点 | 第23-24页 |
| 2.3 可重构技术分类 | 第24-27页 |
| 2.3.1 基于差异的局部可重构 | 第24页 |
| 2.3.2 基于模块的局部可重构 | 第24-26页 |
| 2.3.3 基于EAPR的局部可重构 | 第26页 |
| 2.3.4 基于比特流的局部可重构 | 第26-27页 |
| 2.4 可重构技术的典型应用 | 第27-29页 |
| 2.4.1 网络多端口接口 | 第27页 |
| 2.4.2 动态可重配置处理器 | 第27-28页 |
| 2.4.3 非对称密钥加密 | 第28-29页 |
| 2.5 小结 | 第29-30页 |
| 第三章 局部可重构技术实现 | 第30-40页 |
| 3.1 局部可重构介绍 | 第30页 |
| 3.2 局部可重构设计流程 | 第30-34页 |
| 3.2.1 设计阶段 | 第31-32页 |
| 3.2.2 编译阶段 | 第32-33页 |
| 3.2.3 运行阶段 | 第33-34页 |
| 3.3 具体实现过程 | 第34-39页 |
| 3.3.1 HDL电路描述阶段 | 第34-35页 |
| 3.3.2 动态模块和静态模块的合并 | 第35-37页 |
| 3.3.3 配置的实现 | 第37-38页 |
| 3.3.4 配置文件生成 | 第38-39页 |
| 3.3.5 下载配置文件 | 第39页 |
| 3.4 小结 | 第39-40页 |
| 第四章 具有可重构功能单元的ASIP设计 | 第40-62页 |
| 4.1 ASIP概述 | 第40-43页 |
| 4.1.1 ASIP简介 | 第40-41页 |
| 4.1.2 典型体系结构 | 第41-42页 |
| 4.1.3 典型的ASIP并行处理体系结构 | 第42-43页 |
| 4.2 ASIP设计 | 第43-49页 |
| 4.2.1 具有可重构功能单元的ASIP平台 | 第43-44页 |
| 4.2.2 ASIP专用指令集 | 第44-46页 |
| 4.2.3 ASIP机器码介绍 | 第46-49页 |
| 4.3 功能单元设计 | 第49-60页 |
| 4.3.1 程序定序器 | 第51-52页 |
| 4.3.2 数据地址产生器 | 第52页 |
| 4.3.3 存储单元 | 第52-53页 |
| 4.3.4 算术逻辑运算单元 | 第53-54页 |
| 4.3.5 可重构专用功能单元（SFU） | 第54-60页 |
| 4.4 小结 | 第60-62页 |
| 第五章 实验仿真与验证 | 第62-70页 |
| 5.1 仿真平台简介 | 第62-63页 |
| 5.2 ASIP功能单元仿真 | 第63-68页 |
| 5.3 小结 | 第68-70页 |
| 第六章 总结与展望 | 第70-72页 |
| 6.1 本文主要工作 | 第70页 |
| 6.2 展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
