基于FPGA的高速数据采集卡设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·课题研究背景及意义 | 第7页 |
| ·高速数据采集的国内外研究现状 | 第7-9页 |
| ·本文主要研究内容及组织结构 | 第9-11页 |
| 第二章 高速数据采集卡方案设计 | 第11-21页 |
| ·数据采集基本原理 | 第11-13页 |
| ·高速数据采集卡需求分析 | 第13-14页 |
| ·垂直系统 | 第13-14页 |
| ·水平系统 | 第14页 |
| ·触发系统 | 第14页 |
| ·高速数据采集卡总体方案 | 第14-20页 |
| ·硬件部分设计方案 | 第15-18页 |
| ·软件部分设计方案 | 第18-20页 |
| ·本章小结 | 第20-21页 |
| 第三章 高速数据采集卡电路设计 | 第21-43页 |
| ·模拟前端调理模块设计 | 第21-28页 |
| ·增益、衰减电路设计 | 第21-23页 |
| ·调零与外加直流偏置电路设计 | 第23-26页 |
| ·滤波电路设计 | 第26页 |
| ·ADC 电路设计 | 第26-28页 |
| ·时钟模块设计 | 第28-29页 |
| ·采样时钟 | 第28-29页 |
| ·FPGA 时钟 | 第29页 |
| ·触发模块设计 | 第29-31页 |
| ·FPGA 配置电路设计 | 第31-33页 |
| ·DDR II SDRAM 数据存储模块 | 第33-35页 |
| ·存储设备分析 | 第33-34页 |
| ·DDR II SDRAM 存储设备 | 第34页 |
| ·DDR II SDRAM 存储电路设计 | 第34-35页 |
| ·Ethernet 数据传输模块 | 第35-37页 |
| ·以太网控制芯片 W3150A | 第35-36页 |
| ·以太网收发器芯片 RTL8201BL | 第36-37页 |
| ·电源模块设计 | 第37-41页 |
| ·模拟部分电源设计 | 第37-40页 |
| ·数字部分电源设计 | 第40-41页 |
| ·本章小结 | 第41-43页 |
| 第四章 系统数字逻辑设计与实现 | 第43-63页 |
| ·FPGA 设计方法 | 第43-45页 |
| ·各芯片控制设计 | 第45-48页 |
| ·继电器配置 | 第45-46页 |
| ·AD5752 配置 | 第46-47页 |
| ·AD9643 配置 | 第47-48页 |
| ·DDR II SDRAM 存储模块设计 | 第48-52页 |
| ·DDR II IP 核 | 第48-50页 |
| ·DDR II 控制器设计 | 第50-52页 |
| ·Ethernet 以太网数据传输部分设计 | 第52-54页 |
| ·嵌入式三态以太网 IP 核 | 第52-53页 |
| ·嵌入式三态以太网 IP 核设置 | 第53-54页 |
| ·触发控制逻辑设计 | 第54-57页 |
| ·测频计数逻辑设计 | 第57-58页 |
| ·联调测试结果 | 第58-61页 |
| ·本章小结 | 第61-63页 |
| 第五章 总结与展望 | 第63-65页 |
| ·总结 | 第63页 |
| ·展望 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-69页 |
