| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 课题背景 | 第11页 |
| 1.2 国内外现状 | 第11-12页 |
| 1.3 论文安排 | 第12-15页 |
| 1.3.1 论文的主要内容 | 第12-13页 |
| 1.3.2 论文的结构安排 | 第13-15页 |
| 第二章 NAND Flash存储器的介绍 | 第15-26页 |
| 2.1 NAND Flash的结构介绍 | 第15-17页 |
| 2.2 NAND Flash的存储单元与阵列 | 第17-19页 |
| 2.2.1 NAND Flash存储单元 | 第17页 |
| 2.2.2 NAND Flash存储阵列 | 第17-19页 |
| 2.3 NAND Flash的主要操作与时序 | 第19-25页 |
| 2.3.1 读取操作 | 第19-21页 |
| 2.3.2 编程操作 | 第21-22页 |
| 2.3.3 擦除操作 | 第22-24页 |
| 2.3.4 读状态寄存器 | 第24页 |
| 2.3.5 读取Flash ID | 第24-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 BCH编码设计与乘法器优化 | 第26-57页 |
| 3.1 BCH码原理 | 第26-27页 |
| 3.2 BCH编码设计 | 第27-31页 |
| 3.2.1 BCH串行编码设计 | 第27-29页 |
| 3.2.2 BCH并行编码设计 | 第29-31页 |
| 3.3 BCH译码设计 | 第31-42页 |
| 3.3.1 伴随式计算 | 第32-34页 |
| 3.3.2 错误位置计算多项式 | 第34-40页 |
| 3.3.3 钱氏搜索 | 第40-42页 |
| 3.4 BCH编解码的验证 | 第42-50页 |
| 3.4.1 参数选择 | 第42页 |
| 3.4.2 编码验证 | 第42-44页 |
| 3.4.3 译码验证 | 第44-50页 |
| 3.5 基于贪心算法的有限域乘法优化 | 第50-56页 |
| 3.6 本章小结 | 第56-57页 |
| 第四章 控制器的块管理方法 | 第57-65页 |
| 4.1 坏块管理算法 | 第57-60页 |
| 4.1.1 坏块管理的由来 | 第57页 |
| 4.1.2 坏块管理的算法 | 第57-60页 |
| 4.2 均衡损耗 | 第60-62页 |
| 4.3 垃圾回收机制 | 第62-63页 |
| 4.4 参数设置 | 第63页 |
| 4.5 本章小结 | 第63-65页 |
| 第五章 系统设计与实现 | 第65-84页 |
| 5.1 系统组成 | 第65-69页 |
| 5.1.1 外围电路框架 | 第65-67页 |
| 5.1.2 上位机 | 第67页 |
| 5.1.3 Cypress USB | 第67-68页 |
| 5.1.4 FPGA | 第68-69页 |
| 5.2 系统设计 | 第69-77页 |
| 5.2.1 上位机系统设计 | 第69-71页 |
| 5.2.2 CY7C68013A-56PVXC程序设计 | 第71-72页 |
| 5.2.3 FPGA系统设计 | 第72-77页 |
| 5.2.4 实物图 | 第77页 |
| 5.3 实验结果 | 第77-83页 |
| 5.3.1 NAND Flash ID读取验证 | 第77-78页 |
| 5.3.2 编程与读取数据验证 | 第78-79页 |
| 5.3.3 地址映射表的建立与获取验证 | 第79-81页 |
| 5.3.4 块管理验证 | 第81-83页 |
| 5.4 本章小结 | 第83-84页 |
| 第六章 总结与展望 | 第84-86页 |
| 参考文献 | 第86-89页 |
| 图表目录 | 第89-92页 |
| 致谢 | 第92页 |