低复杂度LDPC码编译码算法研究与实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第1章 绪论 | 第8-15页 |
| 1.1 课题来源、背景及意义 | 第8-9页 |
| 1.2 国内外研究现状及分析 | 第9-13页 |
| 1.2.1 信道编码的发展与现状 | 第9-10页 |
| 1.2.2 LDPC码构造及编码的发展与现状 | 第10-11页 |
| 1.2.3 LDPC码译码的发展与现状 | 第11-13页 |
| 1.3 本文的主要研究内容及结构安排 | 第13-15页 |
| 第2章 LDPC码的相关理论 | 第15-28页 |
| 2.1 LDPC码的定义及表示 | 第15-17页 |
| 2.1.1 LDPC码的定义 | 第15-16页 |
| 2.1.2 LDPC码的Tanner图表示 | 第16-17页 |
| 2.2 LDPC码的构造方法 | 第17-21页 |
| 2.2.1 随机构造法 | 第17-18页 |
| 2.2.2 结构化构造法 | 第18-21页 |
| 2.3 LDPC码编码算法 | 第21-22页 |
| 2.3.1 传统编码方法 | 第21页 |
| 2.3.2 RU编码方法 | 第21-22页 |
| 2.3.3 编码方法的优缺点比较 | 第22页 |
| 2.4 LDPC码译码算法 | 第22-27页 |
| 2.4.1 LDPC码硬判决译码 | 第23-25页 |
| 2.4.2 LDPC码软判决译码 | 第25-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第3章 低复杂度LDPC码编译码算法研究与仿真 | 第28-56页 |
| 3.1 LDPC码编码实现研究 | 第28-36页 |
| 3.1.1 RU算法编码设计 | 第28-30页 |
| 3.1.2 结构化LDPC码编码设计 | 第30-36页 |
| 3.1.3 各种编码实现的对比 | 第36页 |
| 3.2 LDPC码译码架构研究 | 第36-39页 |
| 3.2.1 串行译码架构 | 第36-37页 |
| 3.2.2 完全并行译码架构 | 第37-38页 |
| 3.2.3 部分并行译码架构 | 第38-39页 |
| 3.3 低复杂度的译码算法研究 | 第39-55页 |
| 3.3.1 硬判决译码算法分析 | 第40-41页 |
| 3.3.2 软判决译码算法分析 | 第41-43页 |
| 3.3.3 修正最小和算法 | 第43-45页 |
| 3.3.4 基于多因子修正的最小和算法 | 第45-50页 |
| 3.3.5 基于参数估计的最小和算法 | 第50-55页 |
| 3.4 本章小结 | 第55-56页 |
| 第4章 LDPC码编译码的FPGA实现 | 第56-77页 |
| 4.1 CCSDS标准的LDPC码 | 第56-58页 |
| 4.1.1 CCSDS标准的LDPC码介绍 | 第56页 |
| 4.1.2 系统型生成矩阵的求解 | 第56-58页 |
| 4.2 LDPC码编码器的FPGA实现 | 第58-66页 |
| 4.2.1 编码电路总体方案概述 | 第58-59页 |
| 4.2.2 序列生成模块 | 第59-60页 |
| 4.2.3 部分并行编码模块 | 第60-64页 |
| 4.2.4 数据转换单元 | 第64-65页 |
| 4.2.5 控制模块 | 第65页 |
| 4.2.6 性能仿真与综合报告 | 第65-66页 |
| 4.3 LDPC码译码器的FPGA实现 | 第66-76页 |
| 4.3.1 译码电路总体方案概述 | 第66-67页 |
| 4.3.2 译码参数选择 | 第67-69页 |
| 4.3.3 存储模块与并行度设计 | 第69-70页 |
| 4.3.4 校验节点更新(CNP)模块 | 第70-72页 |
| 4.3.5 变量节点更新(VNP)模块 | 第72-73页 |
| 4.3.6 后验概率计算及硬判决模块 | 第73-74页 |
| 4.3.7 控制模块 | 第74-75页 |
| 4.3.8 性能仿真与综合报告 | 第75-76页 |
| 4.4 本章小结 | 第76-77页 |
| 结论 | 第77-78页 |
| 攻读硕士学位期间发表的学术论文 | 第78-79页 |
| 参考文献 | 第79-85页 |
| 致谢 | 第85页 |
