600MHz YHFT-DX处理器物理设计
| 摘要 | 第1-12页 |
| Abstract | 第12-14页 |
| 第一章 绪论 | 第14-19页 |
| ·课题的研究背景 | 第14-16页 |
| ·高性能DSP物理设计面临的挑战 | 第14-15页 |
| ·深亚微米下物理设计工具的发展趋势 | 第15页 |
| ·600MHz YHFT-DX项目背景 | 第15-16页 |
| ·相关工作的研究 | 第16-17页 |
| ·本文的主要工作 | 第17-18页 |
| ·本文组织结构 | 第18-19页 |
| 第二章 芯片设计方法与IP核设计 | 第19-32页 |
| ·芯片总体设计方法 | 第19页 |
| ·芯片物理设计方法 | 第19-23页 |
| ·芯片物理设计流程 | 第19-21页 |
| ·芯片物理设计数据准备 | 第21-23页 |
| ·IP核的物理设计 | 第23-31页 |
| ·全定制模块的LEF提取 | 第23-24页 |
| ·IP核的布局规划与布局 | 第24-26页 |
| ·IP核的电源网络规划 | 第26-28页 |
| ·IP核的时序收敛 | 第28-29页 |
| ·IP核的布线与物理检查 | 第29-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 全芯片布局规划与布局 | 第32-52页 |
| ·芯片布局规划的内容和目标 | 第32-33页 |
| ·芯片尺寸的确定 | 第33-41页 |
| ·I/O单元面积的确定 | 第33-34页 |
| ·芯片内核面积的确定 | 第34-35页 |
| ·芯片硬核单元的放置 | 第35-36页 |
| ·布局与布线区域约束的设置 | 第36-41页 |
| ·芯片电源分布网络设计与优化 | 第41-49页 |
| ·电源分布网络的设计挑战和目标 | 第41-42页 |
| ·电源分布网络设计的主要工作 | 第42-43页 |
| ·电源分布网络的设计优化与性能评测 | 第43-49页 |
| ·芯片布局设计优化 | 第49-51页 |
| ·局部拥塞的优化 | 第49-50页 |
| ·布局优化模式选取 | 第50-51页 |
| ·本章小节 | 第51-52页 |
| 第四章 时钟网络设计与布线 | 第52-66页 |
| ·时钟网络设计方法与策略 | 第52-56页 |
| ·时钟网络的拓扑结构 | 第52-53页 |
| ·时钟网络的设计策略 | 第53-56页 |
| ·时钟网络设计优化与分析 | 第56-61页 |
| ·多级门控时钟的设计 | 第56页 |
| ·时钟网络偏差的优化 | 第56-59页 |
| ·时钟网络噪声的优化 | 第59-61页 |
| ·物理设计的布线 | 第61-65页 |
| ·芯片的全局布线 | 第61-62页 |
| ·芯片的详细布线 | 第62-63页 |
| ·其他特殊布线 | 第63-64页 |
| ·天线效应 | 第64-65页 |
| ·本章小节 | 第65-66页 |
| 第五章 信号完整性分析与静态时序分析 | 第66-83页 |
| ·信号串扰的分析 | 第66-68页 |
| ·串扰分析的主要内容 | 第66页 |
| ·串扰引起的延迟与噪声 | 第66-68页 |
| ·信号串扰的预防与修复 | 第68-73页 |
| ·信号串扰的预防 | 第68-70页 |
| ·信号串扰的修复 | 第70-73页 |
| ·静态时序分析 | 第73-81页 |
| ·全芯片的静态时序分析 | 第73-74页 |
| ·时序违例的主要问题 | 第74-76页 |
| ·时序违例的解决方法 | 第76-81页 |
| ·物理规则验证与交互修改 | 第81页 |
| ·本章小节 | 第81-83页 |
| 第六章 总结 | 第83-85页 |
| ·全文总结 | 第83页 |
| ·工作展望 | 第83-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-89页 |
| 作者在学期间取得的学术成果 | 第89页 |
