| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题的研究背景及意义 | 第14-16页 |
| 1.1.1 研究背景 | 第14-15页 |
| 1.1.2 研究意义 | 第15-16页 |
| 1.2 国内外研究现状 | 第16-19页 |
| 1.2.1 国外对于PUF的研究 | 第16-18页 |
| 1.2.2 国内对于PUF的研究 | 第18-19页 |
| 1.3 本文章节安排 | 第19-20页 |
| 第二章 物理不可克隆函数的研究与分析 | 第20-38页 |
| 2.1 PUF的基本概念 | 第20-22页 |
| 2.1.1 PUF的工作原理 | 第20-21页 |
| 2.1.2 应用于FPGA与AISC的PUF技术 | 第21-22页 |
| 2.2 PUF的性能参数 | 第22-26页 |
| 2.2.1 唯一性 | 第22-23页 |
| 2.2.2 均匀性 | 第23-24页 |
| 2.2.3 可靠性 | 第24-25页 |
| 2.2.4 比特位混叠性 | 第25-26页 |
| 2.3 PUF几种经典结构 | 第26-34页 |
| 2.3.1 非电子PUF | 第26-28页 |
| 2.3.2 模拟电路PUF | 第28-29页 |
| 2.3.3 数字电路PUF | 第29-34页 |
| 2.4 PUF基本应用 | 第34-37页 |
| 2.4.1 IP保护 | 第34-35页 |
| 2.4.2 随机数发生器 | 第35页 |
| 2.4.3 认证 | 第35-36页 |
| 2.4.4 密钥生成 | 第36-37页 |
| 2.5 本章小结 | 第37-38页 |
| 第三章 FPGA中基于PDL的仲裁器PUF设计 | 第38-58页 |
| 3.1 FPGA中基于PDL的仲裁器PUF设计 | 第38-39页 |
| 3.1.1 FPGA中基于PDL的仲裁器PUF实现框图 | 第38-39页 |
| 3.1.2 路径交换开关和非路径交换开关 | 第39页 |
| 3.2 PDL的设计 | 第39-47页 |
| 3.2.1 PDL的硬件语言实现 | 第41-43页 |
| 3.2.2 PDL Hard Macro的制作流程 | 第43-45页 |
| 3.2.3 Hard Macro的调用与位置固定 | 第45-47页 |
| 3.3 激励产生模块的设计 | 第47-51页 |
| 3.3.1 LFSR的两种实现方式 | 第47-48页 |
| 3.3.2 LFSR的最大序列长度 | 第48-49页 |
| 3.3.3 LFSR的设计与仿真结果 | 第49-51页 |
| 3.4 自适应电路模块的设计 | 第51-53页 |
| 3.4.1 基于PDL的自适应电路 | 第51-52页 |
| 3.4.2 自适应电路的设计 | 第52-53页 |
| 3.5 串口通信模块的设计 | 第53-57页 |
| 3.5.1 串行接口RS232协议 | 第53-54页 |
| 3.5.2 串口通信模块的设计与实现 | 第54-56页 |
| 3.5.3 串口通信模块的仿真结果 | 第56-57页 |
| 3.6 本章小结 | 第57-58页 |
| 第四章 仲裁器PUF的FPGA实现与性能分析 | 第58-66页 |
| 4.1 开发的软硬件平台 | 第58-60页 |
| 4.1.1 开发的硬件平台 | 第58-59页 |
| 4.1.2 开发的软件平台 | 第59-60页 |
| 4.2 仲裁器PUF的FPGA的设计实现与性能分析 | 第60-65页 |
| 4.2.1 基于PDL的仲裁器PUF的实验结果 | 第60-62页 |
| 4.2.2 具有自适应调节电路的仲裁器PUF实验结果 | 第62-65页 |
| 4.3 本章小结 | 第65-66页 |
| 第五章 总结与展望 | 第66-68页 |
| 5.1 研究总结 | 第66页 |
| 5.2 后期研究与展望 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-74页 |
| 个人简历及攻读硕士期间的研究成果 | 第74页 |
