| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-16页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-14页 |
| 1.2.1 NBTI效应研究现状 | 第10-11页 |
| 1.2.2 NBTI效应对组合逻辑电路的影响研究现状 | 第11-14页 |
| 1.3 研究目的与方法 | 第14-16页 |
| 1.3.1 研究目的与研究意义 | 第14页 |
| 1.3.2 论文结构与主要内容介绍 | 第14-16页 |
| 第二章 MOSFETNBTI效应模型 | 第16-23页 |
| 2.1 NBTI模型概述 | 第16-21页 |
| 2.1.1 反应-扩散理论模型 | 第16-19页 |
| 2.1.2 缺陷捕获/释放理论模型 | 第19-21页 |
| 2.2 NBTI退化预测模型及参数确定 | 第21-22页 |
| 2.3 本章小结 | 第22-23页 |
| 第三章 基本逻辑门电路NBTI退化计算与分析 | 第23-39页 |
| 3.1 基本逻辑门电路的延迟综述 | 第23-24页 |
| 3.2 与非门延迟的仿真与模型构建过程 | 第24-33页 |
| 3.2.1 与非门的延迟退化分析和电路时序分析流程 | 第25-27页 |
| 3.2.2 与非门延迟退化函数的模型建立过程 | 第27-32页 |
| 3.2.3 与非门延迟退化模型的拟合效果分析 | 第32-33页 |
| 3.3 非门电路延迟退化模型的构建与分析 | 第33-38页 |
| 3.3.1 NBTI等效电压源模型 | 第34-35页 |
| 3.3.2 非门电路延迟退化模型的拟合与结果分析 | 第35-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 利用神经网络提取门级退化延迟模型 | 第39-51页 |
| 4.1 神经网络方法概述 | 第39-42页 |
| 4.1.1 神经网络方法 | 第39-40页 |
| 4.1.2 BP网络学习算法 | 第40-41页 |
| 4.1.3 小结 | 第41-42页 |
| 4.2 七种基本门电路的神经网络模型 | 第42-50页 |
| 4.2.1 非门模型BP算法分析 | 第42-45页 |
| 4.2.2 非门模型拟合度分析 | 第45-47页 |
| 4.2.3 七种基本门电路模型结果分析 | 第47-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第五章 组合逻辑电路的NBTI延迟的计算与分析 | 第51-69页 |
| 5.1 数字电路路径延迟的计算方法 | 第51-54页 |
| 5.2 组合逻辑电路路径延迟的NBTI退化分析 | 第54-57页 |
| 5.2.1 路径延迟退化计算流程 | 第54-55页 |
| 5.2.2 基于路径的NBTI延迟退化仿真 | 第55-57页 |
| 5.3 组合逻辑电路的关键路径选择算法 | 第57-64页 |
| 5.3.1 基于Verilog网表的组合逻辑路径分析算法 | 第58-60页 |
| 5.3.2 基于退化分析的关键路径选择算法 | 第60-64页 |
| 5.4 NBTI效应对组合逻辑电路延迟的影响分析 | 第64-68页 |
| 5.4.1 基本环境变量对电路NBTI退化的影响 | 第64-66页 |
| 5.4.2 基于ISCAS85基准电路NBTI退化计算 | 第66-68页 |
| 5.5 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-72页 |
| 6.1 全文总结 | 第69-70页 |
| 6.2 展望 | 第70-72页 |
| 参考文献 | 第72-77页 |
| 附录 | 第77-79页 |
| 致谢 | 第79-80页 |
| 硕士期间发表学术成果 | 第80页 |
