| 摘要 | 第1-5页 |
| Abstract | 第5-11页 |
| 第1章 引言 | 第11-23页 |
| ·课题背景 | 第11-12页 |
| ·可测性设计技术介绍 | 第12-17页 |
| ·测试 | 第12-14页 |
| ·可测性设计 | 第14-16页 |
| ·测试的相关标准 | 第16-17页 |
| ·片上网络介绍 | 第17-21页 |
| ·片上网络产生的原因 | 第17-18页 |
| ·片上网络 | 第18-19页 |
| ·片上网络研究的关键问题 | 第19-21页 |
| ·课题内容 | 第21页 |
| ·论文结构 | 第21-23页 |
| 第2章 弹性分组环专用集成电路可测性设计方案的提出 | 第23-38页 |
| ·可测性设计方法 | 第23-29页 |
| ·扫描链测试法 | 第24-25页 |
| ·内建自测试法 | 第25-26页 |
| ·边界扫描法 | 第26-28页 |
| ·采用DFT 的IC 设计流程 | 第28-29页 |
| ·DFT 方案选取原则 | 第29-31页 |
| ·DFT 方法比较 | 第29-30页 |
| ·DFT 方法选择 | 第30-31页 |
| ·RPR ASIC | 第31-34页 |
| ·芯片结构 | 第31-33页 |
| ·验证平台 | 第33-34页 |
| ·RPR ASIC 的DFT 方案设计 | 第34-36页 |
| ·存储器的DFT | 第34-35页 |
| ·内部时序逻辑的DFT | 第35-36页 |
| ·外围引脚的DFT | 第36页 |
| ·小结 | 第36-38页 |
| 第3章 弹性分组环专用集成电路可测性设计方案的优化与实现 | 第38-51页 |
| ·RPR ASIC 后端设计 | 第38-41页 |
| ·RPR ASIC 后端设计中DFT 方案的实现 | 第41-46页 |
| ·添加内建自测试模块到存储器 | 第41-42页 |
| ·添加扫描链到内部时序逻辑 | 第42-45页 |
| ·添加边界扫描结构 | 第45-46页 |
| ·实现DFT 方案时采用的优化策略 | 第46-47页 |
| ·优化策略一 | 第46页 |
| ·优化策略二 | 第46-47页 |
| ·RPR ASIC 后端设计DFT 方案实现后的结果分析 | 第47-50页 |
| ·电路结果 | 第47-48页 |
| ·故障覆盖率 | 第48-50页 |
| ·小结 | 第50-51页 |
| 第4章 片上网络的可测性设计研究 | 第51-63页 |
| ·高性能片上互连网络 | 第51-54页 |
| ·特性 | 第51-52页 |
| ·NoC 的DFT 研究方案 | 第52-54页 |
| ·NoC 的测试接入 | 第54-56页 |
| ·对比SoC 基于总线的测试接入机制 | 第54-55页 |
| ·NoC 基于互连的测试接入机制 | 第55-56页 |
| ·NoC 的测试流程 | 第56页 |
| ·NoC 的测试控制 | 第56-62页 |
| ·测试控制模块的设计方案 | 第56-57页 |
| ·优化的测试路由配置策略 | 第57-62页 |
| ·小结 | 第62-63页 |
| 第5章 结论 | 第63-65页 |
| ·主要工作总结 | 第63-64页 |
| ·展望 | 第64-65页 |
| 参考文献 | 第65-70页 |
| 致谢 | 第70-71页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第71-72页 |
