高速低功耗逐次逼近型模数转换器研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 缩略词表 | 第13-14页 |
| 第1章 绪论 | 第14-24页 |
| 1.1 研究背景与意义 | 第14-16页 |
| 1.2 国内外研究现状 | 第16-21页 |
| 1.2.1 国内外研究现状概述 | 第16-17页 |
| 1.2.2 高速SARADC发展方向 | 第17-20页 |
| 1.2.3 高精度SARADC的校准技术研究 | 第20页 |
| 1.2.4 低功耗SARADC的系统研究 | 第20-21页 |
| 1.3 本文主要工作和论文组织 | 第21-24页 |
| 1.3.1 本文主要工作 | 第21页 |
| 1.3.2 论文组织 | 第21-24页 |
| 第2章 SARADC概述 | 第24-42页 |
| 2.1 SARADC基本原理 | 第24-26页 |
| 2.2 ADC的性能参数 | 第26-31页 |
| 2.2.1 静态特性参数 | 第26-29页 |
| 2.2.2 动态特性参数 | 第29-31页 |
| 2.3 SARADC的典型结构 | 第31-34页 |
| 2.3.1 电压型SARADC | 第31-32页 |
| 2.3.2 电流型SARADC | 第32页 |
| 2.3.3 电荷型SARADC | 第32-33页 |
| 2.3.4 混合型SARADC | 第33-34页 |
| 2.4 SARADC设计中的非理想因素 | 第34-40页 |
| 2.4.1 SARADC的电路噪声 | 第35-36页 |
| 2.4.2 采样开关的非理想因素 | 第36-40页 |
| 2.5 本章小结 | 第40-42页 |
| 第3章 SARADC电路设计 | 第42-66页 |
| 3.1 整体结构设计 | 第42-43页 |
| 3.2 采样开关设计 | 第43-45页 |
| 3.3 低功耗DAC电路设计 | 第45-55页 |
| 3.3.1 低能量DAC结构设计 | 第45-46页 |
| 3.3.2 DAC的非线性对ADC线性度的影响 | 第46-48页 |
| 3.3.3 kT/C噪声对采样电容取值的限制 | 第48-49页 |
| 3.3.4 DAC开关设计 | 第49-50页 |
| 3.3.5 低能量开关切换方案设计 | 第50-55页 |
| 3.4 高速低功耗比较器设计 | 第55-62页 |
| 3.4.1 高速低功耗动态比较器设计 | 第55-57页 |
| 3.4.2 比较器的失调与校正方案设计 | 第57-62页 |
| 3.5 SAR控制逻辑设计 | 第62-64页 |
| 3.6 本章小结 | 第64-66页 |
| 第4章 版图设计与后仿真 | 第66-78页 |
| 4.1 系统版图设计考虑 | 第66-69页 |
| 4.1.1 版图基础 | 第66页 |
| 4.1.2 版图设计中的非理想效应 | 第66-68页 |
| 4.1.3 SARADC整体布局考虑 | 第68-69页 |
| 4.2 单元电路和整体电路版图 | 第69-76页 |
| 4.2.1 采样开关版图设计 | 第69-70页 |
| 4.2.2 DAC电容阵列版图设计 | 第70-71页 |
| 4.2.3 比较器版图设计 | 第71-72页 |
| 4.2.4 时钟模块版图设计 | 第72-73页 |
| 4.2.5 数字逻辑版图设计 | 第73页 |
| 4.2.6 去耦电容版图设计 | 第73-74页 |
| 4.2.7 SARADC整体版图设计 | 第74-76页 |
| 4.3 本章小结 | 第76-78页 |
| 第5章 芯片测试 | 第78-88页 |
| 5.1 测试方案 | 第78-82页 |
| 5.1.1 测试电路设计 | 第78-80页 |
| 5.1.2 测试电路印刷电路板设计 | 第80-81页 |
| 5.1.3 测试平台 | 第81-82页 |
| 5.2 芯片测试与结果分析 | 第82-85页 |
| 5.2.1 静态特性测试 | 第82-84页 |
| 5.2.2 动态特性测试 | 第84-85页 |
| 5.3 本章小结 | 第85-88页 |
| 第6章 总结与展望 | 第88-90页 |
| 6.1 总结 | 第88页 |
| 6.2 展望 | 第88-90页 |
| 致谢 | 第90-92页 |
| 参考文献 | 第92-98页 |
| 硕士阶段发表论文 | 第98页 |
