| 摘要 | 第10-12页 |
| Abstract | 第12-15页 |
| 第一章 绪论 | 第16-32页 |
| 1.1 引言 | 第16-17页 |
| 1.2 集成电路技术的新发展 | 第17-19页 |
| 1.2.1 纳米尺度集成电路发展趋势 | 第17-18页 |
| 1.2.2 同步数字系统面临的新问题 | 第18-19页 |
| 1.3 同步数字系统的时钟 | 第19-28页 |
| 1.3.1 同步数字电路的定时 | 第19-20页 |
| 1.3.2 时钟的产生与分布 | 第20-22页 |
| 1.3.3 时钟偏斜与抖动 | 第22-25页 |
| 1.3.4 时钟系统的功耗 | 第25-28页 |
| 1.4 课题的研究目标 | 第28-29页 |
| 1.5 本文主要工作 | 第29-30页 |
| 1.6 论文的组织结构 | 第30-32页 |
| 第二章 时钟分布与时钟偏斜补偿概述 | 第32-56页 |
| 2.1 同步数字系统与时钟的基本概念 | 第32-35页 |
| 2.1.1 同步数字系统的时序 | 第32-33页 |
| 2.1.2 同步系统中的定时元件 | 第33-34页 |
| 2.1.3 同步系统中的时钟 | 第34-35页 |
| 2.2 同步数字系统的时序约束 | 第35-38页 |
| 2.2.1 数字信号的传播延时 | 第35-36页 |
| 2.2.2 建立时间与保持时间 | 第36-37页 |
| 2.2.3 时钟调度 | 第37-38页 |
| 2.3 时钟分布网络 | 第38-45页 |
| 2.4 时钟偏斜调整技术 | 第45-55页 |
| 2.5 小结 | 第55-56页 |
| 第三章 基于多层次多模式的时钟分布网络 | 第56-66页 |
| 3.1 问题的提出 | 第56页 |
| 3.2 时钟网络层次的划分 | 第56页 |
| 3.3 全局时钟分布及其偏斜调整 | 第56-60页 |
| 3.4 第二级时钟的分布及其偏斜补偿 | 第60-61页 |
| 3.5 第三级时钟的分布 | 第61页 |
| 3.6 实验及结果分析 | 第61-64页 |
| 3.7 小结 | 第64-66页 |
| 第四章 高性能时钟相位检测电路的设计与优化 | 第66-76页 |
| 4.1 鉴相器概述 | 第66-71页 |
| 4.2 一种零死区的高精度鉴相器 | 第71-75页 |
| 4.3 小结 | 第75-76页 |
| 第五章 时钟偏斜调整电路的设计与优化 | 第76-98页 |
| 5.1 全局时钟偏斜调整电路的设计与优化 | 第76-91页 |
| 5.1.1 传统的时钟偏斜调整电路 | 第76-80页 |
| 5.1.2 一种高精度大调节范围的动态时钟偏斜调整电路 | 第80-91页 |
| 5.2 局部时钟偏斜的补偿电路设计与优化 | 第91-96页 |
| 5.2.1 局部时钟偏斜的特点与补偿需求 | 第91页 |
| 5.2.2 一种基于开环结构的快速时钟偏斜调整电路 | 第91-96页 |
| 5.3 小结 | 第96-98页 |
| 第六章 类自定时电路的设计与优化 | 第98-108页 |
| 6.1 问题的提出 | 第98-99页 |
| 6.2 异步电路的及其缺陷 | 第99-102页 |
| 6.3 一种类自定时电路的设计 | 第102-107页 |
| 6.3.1 基本设计思想 | 第102-104页 |
| 6.3.2 电路的基本结构 | 第104-105页 |
| 6.3.3 工作原理与时序分析 | 第105-106页 |
| 6.3.4 电路模拟结果 | 第106-107页 |
| 6.4 小结 | 第107-108页 |
| 第七章 结论与展望 | 第108-112页 |
| 7.1 本文的工作与创新 | 第108-110页 |
| 7.2 对进一步研究的展望 | 第110-112页 |
| 致谢 | 第112-113页 |
| 参考文献 | 第113-129页 |
| 作者在学期间取得的学术成果 | 第129-130页 |
| 攻读博士学位期间参加的主要科研工作 | 第130页 |