| 摘要 | 第6-7页 |
| Abstract | 第7-8页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 信道编码发展概述 | 第11-12页 |
| 1.2 Turbo码研究及应用现状 | 第12-13页 |
| 1.3 可编程逻辑器件简介 | 第13页 |
| 1.4 本文研究意义 | 第13页 |
| 1.5 本文的主要工作和结构安排 | 第13-15页 |
| 第2章 Turbo编译码原理 | 第15-29页 |
| 2.1 Turbo码编码原理 | 第15-20页 |
| 2.1.1 分量编码器 | 第16-17页 |
| 2.1.2 交织器 | 第17-19页 |
| 2.1.3 删余复用 | 第19页 |
| 2.1.4 尾比特处理 | 第19-20页 |
| 2.2 迭代译码算法 | 第20-27页 |
| 2.2.1 MAP译码算法 | 第21-26页 |
| 2.2.2 对数域MAP译码算法 | 第26-27页 |
| 2.3 对数域译码算法性能比较 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第3章 基于纯整数运算的分块滑窗译码算法 | 第29-43页 |
| 3.1 基于纯整数运算的线性近似Log-Map译码算法 | 第29-33页 |
| 3.2 滑动窗译码 | 第33-34页 |
| 3.3 分块并行译码 | 第34-38页 |
| 3.4 Turbo译码仿真结果与论证 | 第38-42页 |
| 3.5 本章小结 | 第42-43页 |
| 第4章 纯整数Turbo编译码器的FPGA设计 | 第43-69页 |
| 4.1 FPGA工程设计流程 | 第43-44页 |
| 4.2 Turbo编码器FPGA设计 | 第44-49页 |
| 4.2.1 编码器整体结构 | 第44-45页 |
| 4.2.2 输入信息缓存设计 | 第45-46页 |
| 4.2.3 分量编码器设计 | 第46-47页 |
| 4.2.4 交织模块设计 | 第47-48页 |
| 4.2.5 编码器设计结果 | 第48-49页 |
| 4.3 Turbo码译码器FPGA设计 | 第49-66页 |
| 4.3.1 分块并行译码器总体结构设计 | 第50-51页 |
| 4.3.2 块内SISO译码器设计 | 第51-57页 |
| 4.3.3 基于纯整数运算的MAX_ρ~*模块设计 | 第57-58页 |
| 4.3.4 交织以及解交织模块设计 | 第58-62页 |
| 4.3.5 全局输入信息缓存器设计 | 第62-63页 |
| 4.3.6 译码器总体控制模块设计 | 第63-66页 |
| 4.4 译码器设计结果分析 | 第66-68页 |
| 4.4.1 综合报告 | 第66页 |
| 4.4.2 译码器测试验证 | 第66-68页 |
| 4.5 本章小结 | 第68-69页 |
| 结论与展望 | 第69-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-75页 |
| 攻读硕士学位期间发表的论文 | 第75页 |