低功耗抗串扰总线编码研究与设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·研究背景 | 第7-8页 |
| ·深亚微米总线设计面临的问题 | 第7页 |
| ·总线编码研究的意义 | 第7-8页 |
| ·国内外总线编码研究现状 | 第8-12页 |
| ·国外总线编码研究现状 | 第8-11页 |
| ·国内总线编码研究现状 | 第11-12页 |
| ·论文主要内容和章节安排 | 第12-13页 |
| ·论文主要内容 | 第12页 |
| ·论文章节安排 | 第12-13页 |
| 第二章 深亚微米总线模型 | 第13-21页 |
| ·深亚微米总线能耗解析模型 | 第13-16页 |
| ·深亚微米总线模型 | 第13-14页 |
| ·深亚微米总线能耗解析模型 | 第14页 |
| ·简化的能耗等效模型 | 第14-16页 |
| ·深亚微米总线延迟解析模型 | 第16-18页 |
| ·深亚微米总线和驱动器 | 第16-17页 |
| ·深亚微米总线延迟解析模型 | 第17-18页 |
| ·深亚微米总线差错模型 | 第18-19页 |
| ·小结 | 第19-21页 |
| 第三章 深亚微米总线编码方法 | 第21-39页 |
| ·总线低功耗编码 | 第21-23页 |
| ·地址总线低功耗编码 | 第21-22页 |
| ·数据总线低功耗编码 | 第22-23页 |
| ·总线串扰抑制编码 | 第23-29页 |
| ·空间编码 | 第23-26页 |
| ·时间编码 | 第26-28页 |
| ·时间-空间编码 | 第28-29页 |
| ·各种总线串扰抑制编码对比 | 第29页 |
| ·检错/纠错编码 | 第29-33页 |
| ·简单的检错/纠错编码 | 第30-31页 |
| ·串扰抑制和检错/纠错联合编码 | 第31-33页 |
| ·统一的总线编码框架及应用 | 第33-37页 |
| ·统一的总线编码框架 | 第33-35页 |
| ·统一的总线编码框架的应用 | 第35-37页 |
| ·小结 | 第37-39页 |
| 第四章 低功耗抗串扰自适应时空总线编码 | 第39-49页 |
| ·抗串扰总线编码方法 | 第39-40页 |
| ·自适应时空总线编码 | 第40-45页 |
| ·自适应时空总线编码原理 | 第40页 |
| ·自适应时空总线编码算法 | 第40-43页 |
| ·编解码电路的设计与验证 | 第43-45页 |
| ·实验及结果分析 | 第45-47页 |
| ·小结 | 第47-49页 |
| 第五章 总线编解码电路的物理设计 | 第49-63页 |
| ·IP复用技术简介 | 第49-50页 |
| ·IP复用技术概述 | 第49-50页 |
| ·IP宏模块的开发 | 第50页 |
| ·编解码宏模块的物理设计 | 第50-55页 |
| ·编解码宏模块物理设计的挑战 | 第50-51页 |
| ·编解码宏模块开发流程 | 第51-52页 |
| ·编解码宏模块物理设计 | 第52-55页 |
| ·编解码宏模块的关键特性评估 | 第55-58页 |
| ·编解码宏模块的时序特性 | 第55-56页 |
| ·编解码宏模块的面积 | 第56页 |
| ·编解码宏模块的功耗 | 第56-58页 |
| ·编解码宏模块的整体验证 | 第58-62页 |
| ·编解码宏模块的整体验证环境 | 第58-59页 |
| ·编解码宏模块的整体验证流程 | 第59页 |
| ·编解码宏模块整体验证环境的实现 | 第59-62页 |
| ·小结 | 第62-63页 |
| 第六章 总结与展望 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 研究成果 | 第71-72页 |
