600MHz YHFT-DX算术逻辑部件设计与验证
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-17页 |
| ·高性能DSP 及其算术逻辑部件 | 第12-14页 |
| ·高性能DSP 特点及发展状况 | 第12-14页 |
| ·算术逻辑部件概述 | 第14页 |
| ·相关研究 | 第14-16页 |
| ·加法器相关研究 | 第14-15页 |
| ·全定制设计在微处理器中应用 | 第15-16页 |
| ·本文的工作及意义 | 第16页 |
| ·论文的组织结构 | 第16-17页 |
| 第二章 算术逻辑部件RTL 级设计、验证与综合 | 第17-32页 |
| ·YHFT-DX 的概述 | 第17-18页 |
| ·算术逻辑部件概述 | 第18-20页 |
| ·功能及结构简介 | 第18-19页 |
| ·相关指令介绍 | 第19-20页 |
| ·算术逻辑部件RTL 级设计 | 第20-26页 |
| ·延时的估计 | 第20-21页 |
| ·算术逻辑部件RTL 级设计与优化 | 第21-26页 |
| ·算术逻辑部件功能验证 | 第26-28页 |
| ·功能测试激励码的原则 | 第26-27页 |
| ·算术逻辑部件功能验证 | 第27-28页 |
| ·算术逻辑部件逻辑综合 | 第28-31页 |
| ·逻辑综合前准备 | 第28-29页 |
| ·逻辑综合运行及结果分析 | 第29-30页 |
| ·逻辑综合优化的策略 | 第30-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 算术逻辑部件电路设计 | 第32-46页 |
| ·算术逻辑部件整体电路规划 | 第32-33页 |
| ·电路实现形式 | 第32-33页 |
| ·整体电路规划 | 第33页 |
| ·高性能40 位加法器电路设计 | 第33-38页 |
| ·基于Sparse-Tree 加法器结构 | 第34-35页 |
| ·40 位加法器电路设计 | 第35-38页 |
| ·并行前导0/1 判断模块电路设计 | 第38-41页 |
| ·算法实现 | 第38-39页 |
| ·电路设计与优化 | 第39-41页 |
| ·算术与比较模块电路设计 | 第41-42页 |
| ·SIMD 模块电路设计 | 第42页 |
| ·操作数选择模块电路设计 | 第42-44页 |
| ·逻辑与位操作模块电路设计 | 第44-45页 |
| ·本章小结 | 第45-46页 |
| 第四章 算术逻辑部件的版图设计 | 第46-54页 |
| ·版图的优化技术 | 第46-49页 |
| ·版图布局布线技术 | 第46-47页 |
| ·版图面积优化技术 | 第47-49页 |
| ·版图设计中一些物理效应 | 第49-51页 |
| ·对闩锁效应的优化 | 第49-50页 |
| ·对电迁移的优化 | 第50页 |
| ·对串扰效应的优化 | 第50-51页 |
| ·算术逻辑部件版图设计 | 第51-53页 |
| ·本章小结 | 第53-54页 |
| 第五章 设计的验证与分析 | 第54-61页 |
| ·算术逻辑部件电路验证 | 第54-57页 |
| ·算术逻辑部件整体电路功能验证 | 第54-56页 |
| ·算术逻辑部件整体电路时序验证 | 第56-57页 |
| ·算术逻辑部件版图验证 | 第57-58页 |
| ·模拟分析 | 第58-60页 |
| ·功耗分析 | 第58-59页 |
| ·性能分析 | 第59-60页 |
| ·本章小结 | 第60-61页 |
| 第六章 结束语 | 第61-63页 |
| ·论文总结 | 第61-62页 |
| ·研究展望 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-67页 |
| 作者在学期间取得的学术成果 | 第67页 |
