基于X-DSP的浮点加法器的优化设计与验证
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 课题研究意义 | 第11页 |
| 1.2 课题的研究与发展情况 | 第11-12页 |
| 1.3 课题的研究内容 | 第12-15页 |
| 1.3.1 课题的研究背景 | 第12-14页 |
| 1.3.2 课题的研究内容 | 第14-15页 |
| 1.4 课题的组织结构 | 第15-16页 |
| 第二章 浮点加法器的发展过程 | 第16-27页 |
| 2.1 单通路浮点加法器的研究 | 第16-18页 |
| 2.1.1 浮点加法器的运算 | 第16页 |
| 2.1.2 单通路浮点加法器结构 | 第16-17页 |
| 2.1.3 单通路浮点加法器的优化 | 第17-18页 |
| 2.2 双通路浮点加法器的研究 | 第18-24页 |
| 2.2.1 合并舍入的双通路浮点加法器结构 | 第20-21页 |
| 2.2.2 可变延时浮点加法器结构 | 第21-23页 |
| 2.2.3 优化的双通路浮点加法器 | 第23-24页 |
| 2.3 三数据通路浮点加法器的研究 | 第24-27页 |
| 第三章 原有的双通路浮点加法器 | 第27-38页 |
| 3.1 对阶移位与预处理 | 第29-34页 |
| 3.1.1 11位复合加法器求阶差 | 第29-30页 |
| 3.1.2 对阶移位模块的设计 | 第30-31页 |
| 3.1.3 浮点加减异常处理模块 | 第31-33页 |
| 3.1.4 舍入判断模块 | 第33-34页 |
| 3.2 浮点加减运算模块 | 第34-36页 |
| 3.2.1 FAR通路中复合加法器 | 第34-36页 |
| 3.3 结果的选择和处理 | 第36-38页 |
| 3.3.1 FAR通路上溢处理模块 | 第36-37页 |
| 3.3.2 CLOSE通路下溢处理模块 | 第37页 |
| 3.3.3 FAR通路尾数调整和指数修正 | 第37-38页 |
| 第四章 双通路浮点加法器的优化 | 第38-57页 |
| 4.1 基本的前导1预测模块 | 第40-42页 |
| 4.2 预编码模块 | 第42-46页 |
| 4.3 检测树模块 | 第46-50页 |
| 4.4 LOD模块 | 第50-54页 |
| 4.5 移位和修正模块 | 第54-57页 |
| 第五章 双通路浮点加法器的验证和性能评测 | 第57-70页 |
| 5.1 双通路浮点加法器的验证 | 第57-65页 |
| 5.1.1 验证技术和存在的挑战 | 第57-58页 |
| 5.1.2 前导1预测模块的验证 | 第58-60页 |
| 5.1.3 浮点加减指令的验证 | 第60-62页 |
| 5.1.4 基于覆盖率的验证 | 第62-64页 |
| 5.1.5 验证结果 | 第64-65页 |
| 5.2 逻辑综合 | 第65-70页 |
| 5.2.1 逻辑综合注意事项 | 第65-68页 |
| 5.2.2 子模块划分和结构设计 | 第68页 |
| 5.2.3 优化后的综合结果 | 第68-70页 |
| 第六章 结束语 | 第70-71页 |
| 6.1 工作总结 | 第70页 |
| 6.2 工作展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 作者在学期间取得的学术成果 | 第76页 |
