用于时钟信号发生的锁相环电路的设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 研究背景和意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-11页 |
| 1.2.1 整数分频锁相环电路 | 第9-10页 |
| 1.2.2 小数分频锁相环电路 | 第10页 |
| 1.2.3 多环路分频锁相环 | 第10-11页 |
| 1.3 论文主要研究内容及结构安排 | 第11-13页 |
| 第2章 系统结构设计 | 第13-30页 |
| 2.1 基本结构分析 | 第13-20页 |
| 2.1.1 鉴频鉴相器 | 第14-15页 |
| 2.1.2 电荷泵 | 第15-16页 |
| 2.1.3 环路滤波器 | 第16-17页 |
| 2.1.4 压控振荡器 | 第17-18页 |
| 2.1.5 分频电路 | 第18-19页 |
| 2.1.6 电荷泵锁相环的数学模型 | 第19-20页 |
| 2.2 电荷泵锁相环各模块的相位噪声分析 | 第20-24页 |
| 2.2.1 相位噪声 | 第20-21页 |
| 2.2.2 各模块相位噪声分析 | 第21-24页 |
| 2.3 系统参数设计 | 第24-27页 |
| 2.4 系统级仿真 | 第27-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第3章 电路设计与仿真 | 第30-49页 |
| 3.1 各模块电路设计 | 第30-38页 |
| 3.1.1 压控振荡器的设计 | 第30-34页 |
| 3.1.2 电荷泵和鉴频鉴相器的设计 | 第34-36页 |
| 3.1.3 可编程分频电路的设计 | 第36-38页 |
| 3.2 整体电路分析 | 第38-48页 |
| 3.2.1 时域仿真和改进 | 第38-42页 |
| 3.2.3 相位噪声分析 | 第42-45页 |
| 3.2.3 衬底噪声影响分析 | 第45-48页 |
| 3.3 本章小结 | 第48-49页 |
| 第4章 版图设计与后仿真 | 第49-56页 |
| 4.1 可编程分频电路的版图设计 | 第49页 |
| 4.2 鉴频鉴相器的版图设计 | 第49-50页 |
| 4.3 电荷泵的版图设计 | 第50页 |
| 4.4 压控振荡器的版图设计 | 第50-51页 |
| 4.5 整体布局 | 第51-52页 |
| 4.6 后仿真结果与分析 | 第52-55页 |
| 4.6.1 VCO的后仿真 | 第52-53页 |
| 4.6.2 PLL的后仿真 | 第53-55页 |
| 4.7 本章小结 | 第55-56页 |
| 结论 | 第56-57页 |
| 参考文献 | 第57-61页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第61-63页 |
| 致谢 | 第63页 |
