多通道高速信号采集处理技术实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 课题的背景与意义 | 第13页 |
| 1.2 国内外研究历史与现状 | 第13-15页 |
| 1.3 本论文的研究内容与结构安排 | 第15-17页 |
| 第二章 高速信号采集系统硬件方案设计 | 第17-25页 |
| 2.1 系统简介 | 第17-20页 |
| 2.1.1 系统需求分析 | 第18-19页 |
| 2.1.2 系统FPGA模块结构设计 | 第19-20页 |
| 2.2 硬件平台介绍 | 第20-21页 |
| 2.2.1 信号采集卡介绍 | 第20-21页 |
| 2.2.2 开发板ML605介绍 | 第21页 |
| 2.3 系统工作模式介绍 | 第21-24页 |
| 2.3.1 单次 2G采样模式 | 第21-23页 |
| 2.3.2 多通道采样模式 | 第23页 |
| 2.3.3 准实时连续采样模式 | 第23-24页 |
| 2.3.4 脉冲提取模式 | 第24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 DDR3数据转存转发接口设计 | 第25-38页 |
| 3.1 DDR3 SDRAM简介 | 第25-26页 |
| 3.2 DDR3控制器 | 第26-32页 |
| 3.3 数据转存转发接口设计 | 第32-37页 |
| 3.3.1 前端ADC数据接口模块结构设计 | 第32-33页 |
| 3.3.2 接口控制逻辑与状态机 | 第33-36页 |
| 3.3.3 数据下行通用接口设计 | 第36-37页 |
| 3.4 本章小结 | 第37-38页 |
| 第四章 PCIE数据传输控制器设计 | 第38-56页 |
| 4.1 PCIE简介与TLP数据包格式 | 第38-41页 |
| 4.2 PCIE硬核及接口 | 第41-47页 |
| 4.3 PCIE数据传输模块设计 | 第47-55页 |
| 4.3.1 发送器TX设计 | 第48-50页 |
| 4.3.2 接收器RX设计 | 第50-52页 |
| 4.3.3 传输控制器设计 | 第52-55页 |
| 4.4 本章小结 | 第55-56页 |
| 第五章 脉冲信号处理模块设计 | 第56-65页 |
| 5.1 脉冲处理介绍及需求分析 | 第56页 |
| 5.2 脉冲提取 | 第56-60页 |
| 5.2.1 提取方法 | 第57-58页 |
| 5.2.2 提取模块设计 | 第58-60页 |
| 5.3 脉内分段检测 | 第60-64页 |
| 5.3.1 模块设计及硬件结构 | 第61-63页 |
| 5.3.2 脉内分段判别模块 | 第63-64页 |
| 5.4 本章小结 | 第64-65页 |
| 第六章 系统综合测试 | 第65-81页 |
| 6.1 功能仿真平台介绍 | 第65-67页 |
| 6.2 在线数据传输功能测试 | 第67-72页 |
| 6.2.1 DDR3读写功能接口测试 | 第67-69页 |
| 6.2.2 RX接收器及DMA配置测试 | 第69-71页 |
| 6.2.3 TX发送器及DMA传输功能测试 | 第71-72页 |
| 6.3 脉冲检测测试 | 第72-74页 |
| 6.4 PC端测试 | 第74-78页 |
| 6.5 系统性能分析 | 第78-80页 |
| 6.6 本章小结 | 第80-81页 |
| 第七章 总结与展望 | 第81-82页 |
| 7.1 论文总结 | 第81页 |
| 7.2 未来工作展望 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-85页 |
| 攻读硕士学位期间取得的成果 | 第85-86页 |
