HF～S波段频率综合器的实现技术研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 目录 | 第7-9页 |
| 图目录 | 第9-12页 |
| 表目录 | 第12-13页 |
| 第一章 引言 | 第13-18页 |
| ·课题来源及价值 | 第13-14页 |
| ·频率合成技术的发展状况 | 第14-16页 |
| ·作者本课题主要研究工作及本文结构 | 第16-18页 |
| 第二章 频率合成技术基本理论 | 第18-33页 |
| ·频率合成器的主要性能指标 | 第18-20页 |
| ·DDS 的基本原理及其性能分析 | 第20-26页 |
| ·DDS 的基本原理 | 第20-23页 |
| ·理想 DDS 杂散分析 | 第23-25页 |
| ·DDS 相位噪声和杂散分析 | 第25-26页 |
| ·锁相环的基础原理及其性能分析 | 第26-33页 |
| ·锁相环的基本工作原理 | 第26-29页 |
| ·锁相环的相位噪声分析 | 第29-31页 |
| ·锁相环的杂散分析 | 第31-33页 |
| 第三章 系统方案和硬件电路设计 | 第33-59页 |
| ·课题指标要求 | 第33页 |
| ·频率合成器方案分析 | 第33-38页 |
| ·课题指标的分配 | 第38-41页 |
| ·主要器件的选择 | 第41-43页 |
| ·DDS 芯片的选择 | 第41-42页 |
| ·PLL 芯片的选择 | 第42-43页 |
| ·本课题指标可实现性论证 | 第43-45页 |
| ·频率源系统硬件电路设计 | 第45-52页 |
| ·DDS 电路的设计 | 第45-47页 |
| ·DDS 输出滤波器设计 | 第47-50页 |
| ·PLL 电路设计 | 第50-52页 |
| ·DDS 驱动 PLL 输出频率算法 | 第52-53页 |
| ·电磁兼容设计 | 第53-59页 |
| 第四章 系统调试及频率源测试结果 | 第59-81页 |
| ·电路的调试 | 第59-62页 |
| ·晶振放大电路的调试 | 第60-61页 |
| ·DDS 电路调试 | 第61-62页 |
| ·DDS 驱动 PLL 联调 | 第62-65页 |
| ·PLL 不同环路带宽对杂散的抑制 | 第62-64页 |
| ·PLL 不同环路带宽对跳频时间的影响 | 第64-65页 |
| ·收发信机机箱及频率源实物 | 第65-68页 |
| ·频率源系统最终测试结果 | 第68-81页 |
| ·频率源相位噪声指标测试结果 | 第68-72页 |
| ·频率源杂散测试结果 | 第72-79页 |
| ·频率源步进测试结果 | 第79页 |
| ·跳频时间测试结果 | 第79-81页 |
| 第五章 结论 | 第81-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 攻硕期间取得的研究成果 | 第86-87页 |
