基于8位控制器的智能卡芯片设计和验证
| 摘要 | 第1-4页 |
| Abstract | 第4-17页 |
| 第一章 绪论 | 第17-20页 |
| ·研究背景和意义 | 第17-18页 |
| ·课题的目的与意义 | 第18页 |
| ·本论文的主要工作及章节安排 | 第18-20页 |
| 第二章 智能卡研究状况扫描 | 第20-24页 |
| ·智能卡在国内外应用现状 | 第20-22页 |
| ·国内外研究概况及问题 | 第22-24页 |
| 第三章 智能卡系统 | 第24-29页 |
| ·智能卡基础知识 | 第24页 |
| ·识别卡的国际标准 | 第24-25页 |
| ·智能卡的安全问题 | 第25-27页 |
| ·性能比较 | 第27-28页 |
| ·智能卡芯片技术特点 | 第28-29页 |
| 第四章 设计和验证流程 | 第29-39页 |
| 4. 1Verilog设计流程及设计风格 | 第29-32页 |
| ·Verilog设计流程 | 第29-30页 |
| ·基于HDL语言的设计风格 | 第30-32页 |
| ·验证概述 | 第32页 |
| ·SoC常用验证方法 | 第32-35页 |
| ·逻辑仿真:一种动态验证技术 | 第33页 |
| ·静态验证技术 | 第33-34页 |
| ·FPGA验证 | 第34-35页 |
| ·SoC的验证策略 | 第35-38页 |
| ·IP单独验证 | 第35-36页 |
| ·SoC集成验证 | 第36页 |
| ·SoC软/硬件协同验证 | 第36-38页 |
| ·本章小结 | 第38-39页 |
| 第五章 CPU核及重要模块设计 | 第39-72页 |
| ·智能卡系统概述 | 第39-41页 |
| ·处理器性能 | 第39-40页 |
| ·片上存储单元 | 第40页 |
| ·安全组件 | 第40-41页 |
| ·8051 IP核概述 | 第41页 |
| ·技术分析 | 第41-46页 |
| ·8051 CPU模块结构 | 第41-42页 |
| ·8051 CPU接口 | 第42页 |
| ·8051 CPU Core | 第42-43页 |
| ·8051 CPU存储器 | 第43-44页 |
| ·8051 CPU特殊功能寄存器 | 第44页 |
| ·8051 CPU定时器/计数器 | 第44-45页 |
| ·8051 CPU中断控制 | 第45-46页 |
| ·存储器控制器模块 | 第46-58页 |
| ·Flash的基本原理 | 第46-48页 |
| ·设计目标及实现 | 第48-49页 |
| ·Flash核结构 | 第49页 |
| ·地址映射 | 第49-51页 |
| ·模块功能 | 第51-55页 |
| ·SE波形的产生 | 第55-56页 |
| ·RAM写擦除操作 | 第56-57页 |
| ·性能指标及仿真 | 第57-58页 |
| ·中测模块 | 第58-66页 |
| ·设计目标 | 第58-59页 |
| ·接口信号 | 第59-61页 |
| ·各功能模块电路 | 第61-65页 |
| ·模块仿真 | 第65-66页 |
| ·随机数发生器模块 | 第66-70页 |
| ·设计目标 | 第66-67页 |
| ·支持模式 | 第67页 |
| ·寄存器说明 | 第67-68页 |
| ·Rng模块设计 | 第68-69页 |
| ·各部分电路 | 第69-70页 |
| ·模块仿真 | 第70页 |
| ·本章小结 | 第70-72页 |
| 第六章 系统仿真验证 | 第72-75页 |
| ·平台简介 | 第72页 |
| ·Testbench说明 | 第72-73页 |
| ·结果记录介绍 | 第73-74页 |
| ·错误定位 | 第74页 |
| ·本章小结 | 第74-75页 |
| 第七章 后端综合 | 第75-78页 |
| ·综合环境 | 第75页 |
| ·综合 | 第75-77页 |
| ·本章小结 | 第77-78页 |
| 第八章 结论与展望 | 第78-80页 |
| ·全文总结 | 第78页 |
| ·下一步的工作 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-84页 |
| 攻读硕士学位期间所发表的论文 | 第84-85页 |
| 附录 | 第85页 |
