| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第13-14页 |
| 缩略语对照表 | 第14-20页 |
| 第一章 绪论 | 第20-24页 |
| 1.1 摆式列车 | 第20-21页 |
| 1.2 摆式列车惯性计算机 | 第21-24页 |
| 第二章 设计需求及主要功能 | 第24-28页 |
| 2.1 主要功能要求 | 第24页 |
| 2.2 主要技术指标 | 第24-26页 |
| 2.3 供电要求 | 第26页 |
| 2.4 结构设计要求 | 第26-28页 |
| 第三章 系统硬件方案设计 | 第28-42页 |
| 3.1 整体结构 | 第28页 |
| 3.2 CPU及外围存储器模块设计 | 第28-29页 |
| 3.3 A/D转换模块设计 | 第29-30页 |
| 3.4 CAN总线设计 | 第30-31页 |
| 3.5 定时器设计 | 第31-32页 |
| 3.6 中断管理模块设计 | 第32-33页 |
| 3.7 FPGA设计方案 | 第33-34页 |
| 3.8 FPGA功能实现 | 第34-35页 |
| 3.8.1 脉冲计数器 | 第34页 |
| 3.8.2 脉冲输出 | 第34-35页 |
| 3.8.3 异步串行通信口 | 第35页 |
| 3.8.4 看门狗监控 | 第35页 |
| 3.8.5 总线超时 | 第35页 |
| 3.9 开关量输入输出接口设计 | 第35-39页 |
| 3.9.1 3路光耦输入开关量 | 第35-37页 |
| 3.9.2 1路422电平的正逻辑脉冲输入 | 第37页 |
| 3.9.3 2路光耦输出开关量 | 第37-38页 |
| 3.9.4 1路TTL输入开关量和2路TTL输出开关量 | 第38-39页 |
| 3.10 复位功能设计 | 第39-40页 |
| 3.11 可靠性设计 | 第40-42页 |
| 第四章 FPGA设计 | 第42-80页 |
| 4.1 惯性测量计算机FPGA组成及工作原理 | 第42-44页 |
| 4.2 性能要求 | 第44页 |
| 4.3 环境要求 | 第44页 |
| 4.4 接口信号定义 | 第44-46页 |
| 4.5 处理器接口时序 | 第46-48页 |
| 4.6 FPGA功能要求 | 第48-51页 |
| 4.6.1 译码功能 | 第48页 |
| 4.6.2 等待管理逻辑 | 第48-49页 |
| 4.6.3 复位及看门狗监控功能 | 第49页 |
| 4.6.4 总线超时功能 | 第49页 |
| 4.6.5 脉冲输入计数功能 | 第49页 |
| 4.6.6 脉冲输出功能 | 第49-50页 |
| 4.6.7 UART功能 | 第50页 |
| 4.6.8 开关量输入输出 | 第50页 |
| 4.6.9 外围芯片相关控制逻辑 | 第50-51页 |
| 4.6.10 4MHz时钟和1MHz时钟的产生 | 第51页 |
| 4.7 软件可编程要求 | 第51页 |
| 4.8 8MHz时钟产生模块 | 第51-52页 |
| 4.8.1 功能描述 | 第51-52页 |
| 4.8.2 接口描述 | 第52页 |
| 4.9 复位及看门狗监控模块 | 第52-54页 |
| 4.9.1 功能描述 | 第52页 |
| 4.9.2 接口描述 | 第52-53页 |
| 4.9.3 复位及看门狗模块设计 | 第53-54页 |
| 4.9.4 寄存器地址及操作说明 | 第54页 |
| 4.10 脉冲输入计数模块 | 第54-57页 |
| 4.10.1 功能描述 | 第54页 |
| 4.10.2 接口描述 | 第54-55页 |
| 4.10.3 脉冲输入技术模块设计 | 第55页 |
| 4.10.4 寄存器地址及操作说明 | 第55-57页 |
| 4.11 脉冲输出模块 | 第57-58页 |
| 4.11.1 功能描述 | 第57页 |
| 4.11.2 接口描述 | 第57页 |
| 4.11.3 脉冲输出模块设计 | 第57-58页 |
| 4.11.4 寄存器地址及操作说明 | 第58页 |
| 4.12 UART模块 | 第58-64页 |
| 4.12.1 功能描述 | 第58页 |
| 4.12.2 接口描述 | 第58-59页 |
| 4.12.3 UART模块设计 | 第59-60页 |
| 4.12.4 寄存器地址及操作说明 | 第60-64页 |
| 4.13 intface模块 | 第64-66页 |
| 4.13.1 功能描述 | 第64页 |
| 4.13.2 接口描述 | 第64-66页 |
| 4.14 结构和子模块 | 第66-71页 |
| 4.14.1 外围芯片地址译码 | 第66-67页 |
| 4.14.2 等待逻辑设计 | 第67页 |
| 4.14.3 读写时序设计 | 第67-68页 |
| 4.14.4 开关量输入 | 第68-69页 |
| 4.14.5 开关量输出 | 第69页 |
| 4.14.6 时钟分频模块 | 第69页 |
| 4.14.7 总线超时监控模块 | 第69页 |
| 4.14.8 外围芯片相关控制逻辑 | 第69-71页 |
| 4.15 FPGA文件层次结构 | 第71页 |
| 4.16 FPGA设计输入方式和使用到的IP核 | 第71-72页 |
| 4.17 综合、布局布线及实现 | 第72-78页 |
| 4.17.1 器件选择 | 第72页 |
| 4.17.2 EDA工具和库 | 第72页 |
| 4.17.3 约束条件 | 第72-73页 |
| 4.17.4 接口例化 | 第73-75页 |
| 4.17.5 时钟和SKEW分析记录 | 第75页 |
| 4.17.6 FPGA片内扇出分析记录 | 第75-76页 |
| 4.17.7 静态时序分析记录 | 第76-77页 |
| 4.17.8 最好和最坏情况接口时序分析 | 第77-78页 |
| 4.18 FPGA设计最终实现说明 | 第78-79页 |
| 4.19 功耗估算 | 第79页 |
| 4.20 可靠性安全性设计 | 第79-80页 |
| 第五章 FPGA仿真 | 第80-104页 |
| 5.1 仿真验证环境 | 第80页 |
| 5.2 设计代码规则 | 第80-81页 |
| 5.3 测试床设计 | 第81-82页 |
| 5.4 测试用例设计 | 第82-85页 |
| 5.4.1 复位功能测试 | 第82-83页 |
| 5.4.2 看门狗监控功能测试 | 第83页 |
| 5.4.3 总线超时监控功能测试 | 第83页 |
| 5.4.4 脉冲输入功能测试 | 第83页 |
| 5.4.5 脉冲输出功能测试 | 第83页 |
| 5.4.6 UART功能测试 | 第83页 |
| 5.4.7 RT地址设置测试 | 第83页 |
| 5.4.8 AD控制信号输出测试 | 第83-84页 |
| 5.4.9 开关量输入输出功能测试 | 第84页 |
| 5.4.10 定时器控制信号输出功能测试 | 第84页 |
| 5.4.11 中断功能测试 | 第84页 |
| 5.4.12 CPU运行模式控制功能测试 | 第84页 |
| 5.4.13 片选译码功能测试 | 第84页 |
| 5.4.14 时钟产生功能测试 | 第84页 |
| 5.4.15 时钟产生功能测试 | 第84-85页 |
| 5.5 功能验证及仿真波形 | 第85-102页 |
| 5.5.1 复位功能测试 | 第85-87页 |
| 5.5.2 看门狗监控功能 | 第87-88页 |
| 5.5.3 总线超时监控功能 | 第88页 |
| 5.5.4 脉冲输入功能 | 第88-90页 |
| 5.5.5 脉冲输出功能 | 第90-91页 |
| 5.5.6 UART功能 | 第91页 |
| 5.5.7 RT地址输入输出功能 | 第91-92页 |
| 5.5.8 AD控制模块 | 第92-93页 |
| 5.5.9 开关量输入输出 | 第93-94页 |
| 5.5.10 定时器控制信号输出 | 第94页 |
| 5.5.11 中断相关信号 | 第94-97页 |
| 5.5.12 CPU运行模式控制 | 第97-98页 |
| 5.5.13 片选译码 | 第98-101页 |
| 5.5.14 1MHz时钟产生 | 第101页 |
| 5.5.15 4MHz时钟产生 | 第101-102页 |
| 5.6 仿真覆盖情况 | 第102-103页 |
| 5.7 结论 | 第103-104页 |
| 第六章 总结 | 第104-106页 |
| 6.1 结论 | 第104-105页 |
| 6.2 不足之处 | 第105-106页 |
| 参考文献 | 第106-108页 |
| 致谢 | 第108-110页 |
| 作者简介 | 第110页 |