基于纠错技术的高速串行编解码器研究与设计
| 摘要 | 第1-6页 |
| Abstract | 第6-7页 |
| 致谢 | 第7-13页 |
| 第一章 绪论 | 第13-17页 |
| ·课题研究的背景和目的 | 第13-14页 |
| ·高速串行数据传输技术的发展现状 | 第14-15页 |
| ·纠错码技术的发展现状 | 第15-16页 |
| ·论文研究内容 | 第16页 |
| ·本章小结 | 第16-17页 |
| 第二章 高速串行数据传输的8b/10b 编码原理 | 第17-25页 |
| ·线路码简介 | 第17页 |
| ·8b /10b 编码介绍 | 第17-18页 |
| ·运行不一致 | 第18-19页 |
| ·编码原理 | 第19-23页 |
| ·5b/6b 编码原理 | 第20-21页 |
| ·3b/4b 编码原理 | 第21-22页 |
| ·控制码编码原理 | 第22-23页 |
| ·解码原理和运行不一致检查 | 第23-24页 |
| ·解码原理 | 第23-24页 |
| ·运行不一致检查 | 第24页 |
| ·本章小结 | 第24-25页 |
| 第三章 XAUI 接口协议和BCH 乘积码原理 | 第25-32页 |
| ·XAUI 接口介绍 | 第25-26页 |
| ·XAUI 接口协议工作原理 | 第26-29页 |
| ·字节对齐 | 第27页 |
| ·时钟补偿 | 第27-29页 |
| ·多通道延迟补偿 | 第29页 |
| ·BCH 编译码原理 | 第29-30页 |
| ·BCH 乘积码的构造方法 | 第30-31页 |
| ·本章小结 | 第31-32页 |
| 第四章 编解码器电路 | 第32-53页 |
| ·数字集成电路设计介绍 | 第32-34页 |
| ·数字集成电路设计方法介绍 | 第32-34页 |
| ·Verilog 语言与VCS 软件介绍 | 第34页 |
| ·编解码器结构 | 第34-36页 |
| ·BCH 乘积码编解码器设计 | 第36-39页 |
| ·BCH 编码电路设计 | 第36-37页 |
| ·BCH 解码电路设计 | 第37-38页 |
| ·BCH 乘积码模块设计 | 第38-39页 |
| ·8b /10b 编解码器设计 | 第39-52页 |
| ·编码通道设计 | 第40-44页 |
| ·解码通道设计 | 第44-50页 |
| ·异步FIFO 和时钟域 | 第50-51页 |
| ·复位信号同步电路 | 第51-52页 |
| ·本章小结 | 第52-53页 |
| 第五章 验证与综合 | 第53-61页 |
| ·编解码器验证 | 第53-57页 |
| ·验证方法介绍 | 第53页 |
| ·验证平台 | 第53-55页 |
| ·验证结果 | 第55-57页 |
| ·编解码器综合 | 第57-60页 |
| ·本章小结 | 第60-61页 |
| 第六章 结论与展望 | 第61-62页 |
| 参考文献 | 第62-65页 |
| 攻读硕士学位期间发表的论文 | 第65-66页 |
