应用于高速串行通信的部分响应均衡技术的设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 研究背景 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 研究内容与设计要求 | 第10页 |
| 1.4 论文组织结构 | 第10-12页 |
| 第二章 高速串行数据通信 | 第12-20页 |
| 2.1 信道的非理想特性 | 第12-14页 |
| 2.1.1 频率相关损耗 | 第12-13页 |
| 2.1.2 反射 | 第13页 |
| 2.1.3 串扰 | 第13页 |
| 2.1.4 噪声 | 第13-14页 |
| 2.1.5 码间干扰 | 第14页 |
| 2.2 均衡原理 | 第14-17页 |
| 2.2.1 频域均衡 | 第15页 |
| 2.2.2 时域均衡 | 第15-17页 |
| 2.3 均衡器的分类 | 第17-18页 |
| 2.3.1 发送端均衡 | 第17页 |
| 2.3.2 接收端均衡 | 第17-18页 |
| 2.4 本章小结 | 第18-20页 |
| 第三章 部分响应与部分响应均衡器 | 第20-34页 |
| 3.1 部分响应技术 | 第20-24页 |
| 3.1.1 双二进制编码 | 第20-21页 |
| 3.1.2 DB的能量压缩特性及仿真 | 第21-24页 |
| 3.1.3 部分响应均衡 | 第24页 |
| 3.2 部分响应均衡算法 | 第24-27页 |
| 3.2.1 迫零均衡 | 第24-25页 |
| 3.2.2 MMSE均衡算法 | 第25-26页 |
| 3.2.3 算法仿真 | 第26-27页 |
| 3.3 部分响应均衡器的结构 | 第27-30页 |
| 3.3.1 基于FIR滤波器的结构 | 第28-29页 |
| 3.3.2 基于CTLE的结构 | 第29页 |
| 3.3.3 多相位时钟采样方式 | 第29-30页 |
| 3.3.4 各种方案的分析比较 | 第30页 |
| 3.4 部分响应均衡器的设计及仿真 | 第30-33页 |
| 3.4.1 结构设计 | 第30-31页 |
| 3.4.2 ADS仿真 | 第31-33页 |
| 3.4.3 总结 | 第33页 |
| 3.5 本章小结 | 第33-34页 |
| 第四章 高速部分响应均衡器的设计与实现 | 第34-50页 |
| 4.1 延时单元设计 | 第34-40页 |
| 4.1.1 无源延时线 | 第34-35页 |
| 4.1.2 有源延时线 | 第35-38页 |
| 4.1.3 延时单元的改进 | 第38-40页 |
| 4.2 乘加器设计 | 第40页 |
| 4.3 前仿真 | 第40-41页 |
| 4.4 版图设计与后仿真 | 第41-45页 |
| 4.4.1 版图设计要点 | 第42-43页 |
| 4.4.2 版图 | 第43-44页 |
| 4.4.3 后仿真 | 第44-45页 |
| 4.5 芯片测试 | 第45-47页 |
| 4.6 测试结果分析 | 第47-49页 |
| 4.6.1 直流测试 | 第47页 |
| 4.6.2 性能测试 | 第47-49页 |
| 4.7 本章小结 | 第49-50页 |
| 第五章 部分响应均衡的解码研究 | 第50-58页 |
| 5.1 双二进制信号的编码与解码 | 第50-51页 |
| 5.2 解码器结构 | 第51-53页 |
| 5.2.1 伪数字/伪模拟实现方式 | 第51-52页 |
| 5.2.2 无时钟,无参考电压实现方式 | 第52页 |
| 5.2.3 眼图分离实现方式 | 第52-53页 |
| 5.2.4 各种解码方案比较 | 第53页 |
| 5.3 解码器中高速比较器电路设计 | 第53-57页 |
| 5.3.1 前置放大器的设计 | 第54-55页 |
| 5.3.2 锁存器的设计 | 第55-56页 |
| 5.3.3 高速比较器的仿真 | 第56-57页 |
| 5.4 本章小结 | 第57-58页 |
| 第六章 总结与展望 | 第58-60页 |
| 参考文献 | 第60-64页 |
| 致谢 | 第64-66页 |
| 攻读硕士学位期间发表的论文 | 第66页 |
