| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-15页 |
| ·网络处理器概述 | 第9-11页 |
| ·网络处理器的由来 | 第9页 |
| ·网络处理器架构 | 第9-11页 |
| ·网络处理器对存储的要求 | 第11页 |
| ·课题研究来源及工作内容 | 第11-12页 |
| ·论文章节安排 | 第12-15页 |
| 第二章 XDNP的层次化存储系统及其DDR存储 | 第15-31页 |
| ·XDNP网络处理器的层次化存储系统 | 第15-20页 |
| ·XDNP网络处理器体系结构概述 | 第15-17页 |
| ·XDNP网络处理器的层次化存储系统 | 第17-20页 |
| ·DDR存储器工作原理 | 第20-24页 |
| ·DDR标准接口 | 第20-21页 |
| ·DDR初始化 | 第21-23页 |
| ·DDR读写操作 | 第23-24页 |
| ·DDR优化技术研究现状 | 第24-28页 |
| ·基于open page的优化策略 | 第25-26页 |
| ·基于bank interleaving的优化策略 | 第26-27页 |
| ·基于地址重新映射的优化策略 | 第27-28页 |
| ·基于指令调度的优化策略 | 第28页 |
| ·XDNP中DDR控制器的设计要求 | 第28-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 XDNP网络处理器中DDR控制器的设计 | 第31-47页 |
| ·XDNP网络处理器中DDR控制器的结构 | 第31-32页 |
| ·XDNP中DDR控制器的功能模块 | 第32-42页 |
| ·指令队列模块 | 第32-33页 |
| ·指令仲裁模块 | 第33-34页 |
| ·指令译码和地址产生模块 | 第34-36页 |
| ·数据通路模块 | 第36-39页 |
| ·推拉引擎模块 | 第39-40页 |
| ·DDR接口模块 | 第40-42页 |
| ·XDNP网络处理器中DDR控制器状态机的设计 | 第42-46页 |
| ·DDR初始化状态机设计 | 第42-44页 |
| ·DDR读写状态机设计 | 第44-46页 |
| ·本章小结 | 第46-47页 |
| 第四章 XDNP网络处理器中DDR控制器的优化 | 第47-59页 |
| ·XDNP网络处理器中DDR控制器的性能瓶颈 | 第47-48页 |
| ·XDNP网络处理器中DDR控制器的优化 | 第48-50页 |
| ·XDNP网络处理器中DDR控制器的特点 | 第48页 |
| ·XDNP网络处理器中DDR控制器的优化策略 | 第48-49页 |
| ·XDNP网络处理器中DDR控制器优化结构 | 第49-50页 |
| ·XDNP网络处理器中DDR控制器的优化功能模块 | 第50-54页 |
| ·地址比较模块 | 第50-52页 |
| ·控制逻辑模块 | 第52-54页 |
| ·XDNP网络处理器中DDR控制器状态机的改进 | 第54-57页 |
| ·本章小结 | 第57-59页 |
| 第五章 DDR控制器的验证及性能分析 | 第59-71页 |
| ·DDR控制器的验证方法及验证平台 | 第59-62页 |
| ·DDR控制器的验证方法 | 第59-61页 |
| ·DDR控制器验证平台 | 第61-62页 |
| ·DDR控制器的功能验证 | 第62-68页 |
| ·DDR控制器初始化仿真验证 | 第62-63页 |
| ·DDR控制器读写仿真验证 | 第63-65页 |
| ·DDR控制器指令仲裁仿真验证 | 第65页 |
| ·DDR控制器指令预取仿真验证 | 第65-66页 |
| ·DDR控制器刷新仿真验证 | 第66页 |
| ·DDR控制器优化仿真验证 | 第66-68页 |
| ·DDR控制器性能分析 | 第68-70页 |
| ·DDR控制器执行连续多条指令性能分析 | 第68-69页 |
| ·DDR控制器运行 30ms的数据量统计 | 第69-70页 |
| ·本章小结 | 第70-71页 |
| 第六章 结束语 | 第71-73页 |
| ·工作总结 | 第71-72页 |
| ·工作的不足之处和未来工作展望 | 第72-73页 |
| 致谢 | 第73-75页 |
| 参考文献 | 第75-77页 |
| 研究成果 | 第77-78页 |