| 摘要 | 第1-6页 |
| Abstract | 第6-13页 |
| 第一章 绪论 | 第13-18页 |
| ·论文研究背景 | 第13-16页 |
| ·MPSoC概述 | 第14页 |
| ·FPGA概述 | 第14-15页 |
| ·DDR3 SDRAM概述 | 第15-16页 |
| ·课题来源和主要研究内容 | 第16页 |
| ·本文的组织结构 | 第16-18页 |
| 第二章 多核处理芯片和DDR3存储器架构及时序介绍 | 第18-31页 |
| ·MPSoC多核处理芯片介绍 | 第18-22页 |
| ·DDR3存储器系统架构介绍 | 第22-23页 |
| ·PCC网络协议时序介绍 | 第23-27页 |
| ·DDR3 Controller IP核用户端口操作时序介绍 | 第27-30页 |
| ·DDR3 Controller IP核用户端口信号说明 | 第27页 |
| ·DDR3 Controller IP核用户端口写操作时序介绍 | 第27-29页 |
| ·DDR3 Controller IP核用户端口读操作时序介绍 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 DDR3 NI接口设计及验证 | 第31-55页 |
| ·PCC_handshaking模块 | 第31-36页 |
| ·仲裁器模块 | 第32-36页 |
| ·StateMch模块 | 第36-48页 |
| ·StateMch模块的核心状态机设计 | 第37-45页 |
| ·异步时钟域数据的传递及控制信号 | 第45-47页 |
| ·DDR3 NI的挂起 | 第47-48页 |
| ·DDR3 NI的RTL级仿真验证 | 第48-53页 |
| ·本章小结 | 第53-55页 |
| 第四章 DDR3控制器接口IP核设计及验证 | 第55-75页 |
| ·DDR3控制器IP核的架构原理 | 第55-58页 |
| ·用户接口模块(User Interface Block) | 第55页 |
| ·内存控制器模块(MC) | 第55-56页 |
| ·物理层模块(Physical Layer) | 第56页 |
| ·写数据通路 | 第56-57页 |
| ·读数据通路 | 第57-58页 |
| ·DDR3控制器IP核设计实现 | 第58-74页 |
| ·DDR3控制器IP的产生 | 第58-66页 |
| ·DDR3控制器IP的修改 | 第66-73页 |
| ·DDR3控制器IP的仿真验证 | 第73-74页 |
| ·本章小结 | 第74-75页 |
| 第五章 DDR3存储器整体验证及实际运行测试 | 第75-83页 |
| ·Flash烧写验证平台的设计 | 第75-78页 |
| ·利用Flash烧写验证平台进行DDR3存储器实际运行测试 | 第78-81页 |
| ·DDR3存储器控制器的评估 | 第81-82页 |
| ·本章小结 | 第82-83页 |
| 第六章 总结与展望 | 第83-85页 |
| ·论文总结 | 第83页 |
| ·展望 | 第83-85页 |
| 参考文献 | 第85-88页 |
| 攻读硕士学位期间参与的工作和成果 | 第88-89页 |
| 致谢 | 第89-90页 |
| 附录1 state_mch模块Verilog源代码 | 第90-102页 |
| 附录2 DDR3存储子系统PCB布线图第一组 | 第102-106页 |
