| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-10页 |
| ·集成电路可测性设计及其研究的意义 | 第7-8页 |
| ·SoC可测性设计及其测试生成的复杂性 | 第8页 |
| ·课题研究的主要内容以及论文结构 | 第8-10页 |
| 2 扫描测试设计概述 | 第10-21页 |
| ·集成电路测试分类 | 第10页 |
| ·结构测试 | 第10-11页 |
| ·扫描单元和扫描链 | 第11-12页 |
| ·全扫描和部分扫描 | 第12-14页 |
| ·全扫描 | 第12-13页 |
| ·部分扫描 | 第13-14页 |
| ·扫描电路测试’ | 第14-18页 |
| ·扫描单元的操作 | 第14页 |
| ·扫描测试的顺序 | 第14-16页 |
| ·扫描测试的时序 | 第16-18页 |
| ·多扫描链设计 | 第18-19页 |
| ·扫描设计规则和扫描设计自动化 | 第19-20页 |
| ·本章小结 | 第20-21页 |
| 3 GPS基带芯片中存储器的可测性设计 | 第21-45页 |
| ·存储器的故障模型 | 第21-25页 |
| ·嵌入式存储器的测试方法 | 第25-29页 |
| ·嵌入式微处理器访问 | 第26页 |
| ·直接存储器访问 | 第26页 |
| ·存储器内建自测试(Memory BIST) | 第26-29页 |
| ·GPS基带芯片中存储器的测试方法 | 第29-31页 |
| ·GPS基带芯片中存储器内建自测试(MBIST)的实现 | 第31-33页 |
| ·存储器可测性设计的分配策略 | 第31-32页 |
| ·GPS基带芯片中MBIST的硬件实现 | 第32-33页 |
| ·GPS基带芯片中BIST电路测试结果与分析 | 第33-39页 |
| ·BIST1电路 | 第33-35页 |
| ·BIST2电路 | 第35-37页 |
| ·RTCBIST电路 | 第37-39页 |
| ·GPS基带芯片中ROM的BIST设计 | 第39-44页 |
| ·本章小结 | 第44-45页 |
| 4 GPS基带芯片的可测性设计实现 | 第45-62页 |
| ·GPS基带芯片项目介绍 | 第45-46页 |
| ·GPS基带芯片的可测性设计方案 | 第46-49页 |
| ·基带芯片可测性设计流程 | 第49-50页 |
| ·可测性设计中遇到的问题及处理方法 | 第50-56页 |
| ·妨碍扫描链插入的问题 | 第50-52页 |
| ·妨碍数据捕获的问题 | 第52-53页 |
| ·降低故障覆盖率的问题 | 第53-54页 |
| ·多时钟域和双向端口的处理 | 第54-55页 |
| ·不同时钟沿触发的触发器处于同一扫描链上会产生的问题以及相应的处理方法 | 第55-56页 |
| ·移位寄存器的处理方法 | 第56页 |
| ·芯片内部锁存器的处理方法 | 第56页 |
| ·GPS基带芯片的可测性设计实现过程和步骤 | 第56-60页 |
| ·可测性设计的结果与分析 | 第60-61页 |
| ·本章小结 | 第61-62页 |
| 5 总结与展望 | 第62-64页 |
| ·总结 | 第62-63页 |
| ·展望 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 附录 | 第67-69页 |
| 在校学习期间发表的论文 | 第69页 |