| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-16页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 抗辐射加固存储器的国内外研究现状 | 第9-15页 |
| 1.2.1 单粒子效应概述 | 第9-11页 |
| 1.2.2 存储器抗辐射加固技术的研究现状 | 第11-15页 |
| 1.3 本文研究内容及结构安排 | 第15-16页 |
| 第2章 TDICE 存储单元的分析与设计 | 第16-32页 |
| 2.1 TDICE 单元的设计构想及工作原理 | 第16-17页 |
| 2.2 TDICE 单元 | 第17-21页 |
| 2.2.1 TDICE 单元的抗 SEU 性能 | 第17-18页 |
| 2.2.2 TDICE 单元的噪声容限及读写时间 | 第18-21页 |
| 2.3 TDICE 标准单元建库 | 第21-31页 |
| 2.3.1 建库流程简介 | 第21-23页 |
| 2.3.2 物理信息提取 | 第23-26页 |
| 2.3.3 逻辑信息提取 | 第26-30页 |
| 2.3.4 TDICE 标准单元的验证 | 第30-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第3章 128x8bit SRAM 存储器电路设计 | 第32-43页 |
| 3.1 SRAM 存储器整体结构设计 | 第32-34页 |
| 3.2 SRAM 外围电路设计 | 第34-40页 |
| 3.2.1 译码逻辑电路 | 第34-38页 |
| 3.2.2 位线预充电路 | 第38页 |
| 3.2.3 灵敏放大电路 | 第38-39页 |
| 3.2.4 写控制电路 | 第39-40页 |
| 3.3 SRAM 电路功能仿真及分析 | 第40-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第4章 128x8bit SRAM 存储器版图设计 | 第43-53页 |
| 4.1 版图设计 | 第43-49页 |
| 4.1.1 整体版图布局规划 | 第43-44页 |
| 4.1.2 TDICE 存储单元及存储阵列版图设计 | 第44-45页 |
| 4.1.3 外围电路版图设计 | 第45-48页 |
| 4.1.4 整体版图设计 | 第48-49页 |
| 4.2 版图验证 | 第49-52页 |
| 4.2.1 存储单元及阵列版图验证 | 第49-50页 |
| 4.2.2 外围电路版图验证 | 第50-51页 |
| 4.2.3 整体版图验证 | 第51-52页 |
| 4.3 本章小结 | 第52-53页 |
| 结论 | 第53-54页 |
| 参考文献 | 第54-59页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第59-61页 |
| 致谢 | 第61页 |
