| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 选题背景及意义 | 第9-10页 |
| 1.2 国内外研究动态 | 第10-12页 |
| 1.2.1 国外发展及研究动态 | 第10-11页 |
| 1.2.2 国内发展及研究动态 | 第11-12页 |
| 1.3 论文主要工作 | 第12-13页 |
| 第2章 经典8051单片机的指令系统和结构功能 | 第13-27页 |
| 2.1 8051单片机的功能特点 | 第13-14页 |
| 2.2 8051单片机指令系统 | 第14-23页 |
| 2.2.1 指令寻址方式 | 第15页 |
| 2.2.2 指令功能分类 | 第15-21页 |
| 2.2.3 指令时序 | 第21-23页 |
| 2.3 经典8051单片机结构分析 | 第23-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第3章 8051单片机IP核的总体设计 | 第27-32页 |
| 3.1 8051单片机IP核的功能定义与描述 | 第27-28页 |
| 3.2 8051单片机指令系统的优化设计 | 第28页 |
| 3.3 8051单片机IP核的总体结构设计 | 第28-30页 |
| 3.4 8051单片机IP核的总体设计方法与流程 | 第30-31页 |
| 3.5 本章小结 | 第31-32页 |
| 第4章 8051单片机IP核各模块RTL代码级设计 | 第32-49页 |
| 4.1 算术逻辑运算单元模块的RTL代码级设计 | 第32-37页 |
| 4.2 控制模块的RTL代码级设计 | 第37-39页 |
| 4.3 定时器/数器模块的RTL代码级设计 | 第39-41页 |
| 4.4 串行模块的RTL代码级设计 | 第41-42页 |
| 4.5 存储器模块的RTL代码级设计 | 第42-47页 |
| 4.6 8051单片机IP核的整体设计 | 第47-48页 |
| 4.7 本章小结 | 第48-49页 |
| 第5章 8051单片机IP核的软件仿真与硬件测试 | 第49-55页 |
| 5.1 8051单片机IP核的验证规划与流程 | 第49页 |
| 5.2 8051单片机IP核的软件仿真与分析 | 第49-51页 |
| 5.3 基于QuartusⅡ和FPGA的8051单片机IP核硬件测试 | 第51-54页 |
| 5.4 本章小结 | 第54-55页 |
| 第6章 基于Synopsys的8051单片机IP核的综合优化设计 | 第55-67页 |
| 6.1 Synopsys软件概述 | 第55页 |
| 6.2 基于DC工具的综合优化方法与流程 | 第55-57页 |
| 6.3 8051单片机IP核的综合优化过程 | 第57-66页 |
| 6.3.1 综合优化环境的建立 | 第57-58页 |
| 6.3.2 设计约束 | 第58-63页 |
| 6.3.3 结果分析 | 第63-66页 |
| 6.4 本章小结 | 第66-67页 |
| 第7章 结论与展望 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 攻读硕士学位期间发表的论文及其它科研成果 | 第71-72页 |
| 致谢 | 第72页 |
