| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究的背景与意义 | 第15页 |
| 1.2 国内外研究现状 | 第15-17页 |
| 1.3 论文的结构安排 | 第17-19页 |
| 第二章 逐次逼近型模数转换器概述 | 第19-27页 |
| 2.1 SAR ADC的工作原理 | 第19-20页 |
| 2.2 SAR ADC的结构类型 | 第20-23页 |
| 2.2.1 常规的二进制电容阵列网络结构 | 第20-21页 |
| 2.2.2 C-2C电容阵列网络结构 | 第21-23页 |
| 2.3 ADC的主要性能参数 | 第23-26页 |
| 2.3.1 ADC的静态特性 | 第23-25页 |
| 2.3.2 ADC的动态特性 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 SAR ADC主要电路构成及性能分析 | 第27-53页 |
| 3.1 DAC电容网络阵列时序 | 第27-41页 |
| 3.1.1 传统开关时序方法 | 第27-35页 |
| 3.1.2 Vcm-based开关时序方法 | 第35-41页 |
| 3.2 比较器电路 | 第41-45页 |
| 3.2.1 比较器主要性能参数 | 第42-44页 |
| 3.2.2 比较器的静态特性 | 第44页 |
| 3.2.3 比较器的动态特性 | 第44-45页 |
| 3.3 采样开关 | 第45-51页 |
| 3.3.1 传统MOS开关 | 第46-49页 |
| 3.3.2 栅压自举开关 | 第49-51页 |
| 3.4 数字逻辑控制电路 | 第51-52页 |
| 3.5 本章小结 | 第52-53页 |
| 第四章 一种8位 20KS/s 0.4V SAR ADC | 第53-77页 |
| 4.1 SAR ADC结构设计总览 | 第53页 |
| 4.2 DAC电容网络的设计 | 第53-60页 |
| 4.2.1 一种新型的开关时序 | 第54-58页 |
| 4.2.2 DAC电容网络中最小单元电容的选取 | 第58-60页 |
| 4.3 采样开关电路的设计 | 第60-63页 |
| 4.4 比较器的设计 | 第63-68页 |
| 4.4.1 比较器的工作原理 | 第63-66页 |
| 4.4.2 比较器的噪声与失调 | 第66-68页 |
| 4.5 数字逻辑控制电路的设计 | 第68-74页 |
| 4.5.1 移位寄存器 | 第68-69页 |
| 4.5.2 数字存储器 | 第69-70页 |
| 4.5.3 DAC控制信号生成电路 | 第70-74页 |
| 4.6 ADC整体性能仿真 | 第74-76页 |
| 4.7 本章小结 | 第76-77页 |
| 第五章 总结与展望 | 第77-79页 |
| 5.1 工作总结 | 第77页 |
| 5.2 未来展望 | 第77-79页 |
| 参考文献 | 第79-83页 |
| 致谢 | 第83-85页 |
| 作者简介 | 第85-86页 |